兼容DVB-S2X标准的全码率BCH编译码器设计与FPGA实现
| 摘要 | 第5-7页 |
| ABSTRACT | 第7-8页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-19页 |
| 1.1 研究背景 | 第15页 |
| 1.2 研究意义 | 第15-16页 |
| 1.3 国内外研究现状 | 第16-18页 |
| 1.4 论文研究内容及章节安排 | 第18-19页 |
| 第二章 BCH码的理论基础 | 第19-31页 |
| 2.1 代数理论基础 | 第19-21页 |
| 2.1.1 有限域的构造 | 第19-20页 |
| 2.1.2 有限域的运算 | 第20-21页 |
| 2.2 纠错码理论基础 | 第21-24页 |
| 2.2.1 线性分组码 | 第21页 |
| 2.2.2 生成矩阵和校验矩阵 | 第21-23页 |
| 2.2.3 循环码 | 第23-24页 |
| 2.3 BCH码的编译码原理 | 第24-29页 |
| 2.3.1 BCH码的定义 | 第24-25页 |
| 2.3.2 BCH码的编码原理 | 第25-26页 |
| 2.3.3 BCH码的译码原理 | 第26-29页 |
| 2.4 本章小结 | 第29-31页 |
| 第三章 BCH码的译码算法研究 | 第31-47页 |
| 3.1 硬判决译码算法研究 | 第31-37页 |
| 3.1.1 BM迭代译码算法 | 第31-33页 |
| 3.1.2 简化的iBM迭代算法 | 第33-34页 |
| 3.1.3 硬判决译码算法仿真分析 | 第34-37页 |
| 3.2 软判决译码算法研究 | 第37-44页 |
| 3.2.1 Chase软判决译码算法 | 第37-38页 |
| 3.2.2 一种基于LRP的软判决译码算法 | 第38-41页 |
| 3.2.3 改进的软判决译码算法 | 第41-43页 |
| 3.2.4 软判决译码算法仿真分析 | 第43-44页 |
| 3.3 本章小结 | 第44-47页 |
| 第四章 多模BCH编译码器FPGA设计与实现 | 第47-71页 |
| 4.1 BCH编码器的设计 | 第47-49页 |
| 4.1.1 串行编码器电路结构 | 第47-48页 |
| 4.1.2 多模编码器的可配置设计 | 第48-49页 |
| 4.2 BCH译码器的设计 | 第49-59页 |
| 4.2.1 有限域乘法器的设计 | 第49-51页 |
| 4.2.2 译码器的体系结构及其可配置设计 | 第51-53页 |
| 4.2.3 伴随式计算 | 第53-55页 |
| 4.2.4 求解关键方程 | 第55-57页 |
| 4.2.5 Chien搜索 | 第57-59页 |
| 4.3 BCH编译码的实际测试 | 第59-65页 |
| 4.3.1 Modelsim仿真与ISE综合 | 第59-61页 |
| 4.3.2 基于Xilinx芯片的下载测试 | 第61-65页 |
| 4.4 BCH+LDPC级联码性能分析 | 第65-68页 |
| 4.5 本章小结 | 第68-71页 |
| 第五章 总结与展望 | 第71-73页 |
| 5.1 总结 | 第71页 |
| 5.2 展望 | 第71-73页 |
| 参考文献 | 第73-77页 |
| 附录A | 第77-79页 |
| 致谢 | 第79-81页 |
| 作者简介 | 第81-82页 |
