| 摘要 | 第3-4页 |
| Abstract | 第4-5页 |
| 第1章 绪论 | 第8-14页 |
| 1.1 研究背景和意义 | 第8-10页 |
| 1.2 国内外研究现状 | 第10-12页 |
| 1.3 论文主要研究工作 | 第12-13页 |
| 1.4 论文整体组织结构 | 第13-14页 |
| 第2章 SRAM时序控制电路技术 | 第14-21页 |
| 2.1 SRAM单元基本工作原理 | 第14-15页 |
| 2.1.1 读操作 | 第14-15页 |
| 2.1.2 写操作 | 第15页 |
| 2.1.3 数据保持 | 第15页 |
| 2.2 SRAM关键路径电路分析 | 第15-17页 |
| 2.3 延时链延迟技术 | 第17页 |
| 2.4 传统复制位线延迟技术 | 第17-18页 |
| 2.5 传统复制位线延时技术与反相器链延时技术的比较 | 第18-19页 |
| 2.6 本章小结 | 第19-21页 |
| 第3章 现有的SRAM时序控制电路技术 | 第21-33页 |
| 3.1 多级复制位线延迟技术 | 第21-24页 |
| 3.1.1 多级复制位线技术的电路结构及工作原理分析 | 第21-23页 |
| 3.1.2 多级复制位线技术优势及存在的问题 | 第23页 |
| 3.1.3 多级复制位线技术与传统复制位线技术仿真对比 | 第23-24页 |
| 3.2 双端复制位线技术 | 第24-27页 |
| 3.2.1 双端复制位线技术的电路结构及工作原理分析 | 第24-25页 |
| 3.2.2 双端复制位线技术优势及存在的问题 | 第25-26页 |
| 3.2.3 双端复制位线技术与传统复制位线技术仿真对比 | 第26-27页 |
| 3.3 数字复制位线技术 | 第27-29页 |
| 3.3.1 数字复制位线技术的电路结构及工作原理分析 | 第27-28页 |
| 3.3.2 数字复制位线技术的电路存在的问题 | 第28-29页 |
| 3.4 多级并行复制位线延时累加技术 | 第29-32页 |
| 3.4.1 多级并行复制位线延时累加技术的电路结构与工作原理分析 | 第29-31页 |
| 3.4.2 多级并行复制位线延时累加技术电路存在的问题 | 第31-32页 |
| 3.5 本章小结 | 第32-33页 |
| 第4章 基于双边的改进型复制位线技术 | 第33-49页 |
| 4.1 多级双端复制位线技术原理分析 | 第33-35页 |
| 4.1.1 多级双端复制位线技术电路结构 | 第33-34页 |
| 4.1.2 多级双端复制位线技术工作原理 | 第34-35页 |
| 4.2 新型双端复制位线技术及其改进结构的原理分析 | 第35-39页 |
| 4.2.1 新型双端复制位线技术电路结构 | 第35-36页 |
| 4.2.2 新型双端复制位线技术工作原理 | 第36-37页 |
| 4.2.3 新型双端复制位线技术的改进结构 | 第37-38页 |
| 4.2.4 新型双端复制位线技术改进结构的工作原理 | 第38-39页 |
| 4.3 仿真结果对比分析 | 第39-48页 |
| 4.3.1 蒙特卡洛方法 | 第39-40页 |
| 4.3.2 多级双端复制位线仿真结果 | 第40-41页 |
| 4.3.3 新型双端复制位线及其改进结构仿真结果 | 第41-48页 |
| 4.4 本章小结 | 第48-49页 |
| 第5章 总结与展望 | 第49-51页 |
| 5.1 总结 | 第49页 |
| 5.2 展望 | 第49-51页 |
| 参考文献 | 第51-56页 |
| 图表目录 | 第56-58页 |
| 致谢 | 第58-59页 |
| 攻读学位期间取得的学术成果 | 第59页 |
