HEVC解码器并行处理技术的研究与优化
| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第一章 绪论 | 第9-17页 |
| 1.1 研究背景与意义 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-14页 |
| 1.2.1 视频编解码技术发展概况 | 第10-12页 |
| 1.2.2 最新标准HEVC | 第12-13页 |
| 1.2.3 并行技术简介 | 第13-14页 |
| 1.3 论文研究内容 | 第14-15页 |
| 1.4 论文组织结构 | 第15-17页 |
| 第二章 HEVC标准技术概述 | 第17-26页 |
| 2.1 视频压缩原理 | 第17-18页 |
| 2.2 HEVC解码框架 | 第18-19页 |
| 2.3 HEVC关键技术分析 | 第19-25页 |
| 2.3.1 编码结构 | 第19-20页 |
| 2.3.2 预测编码 | 第20-23页 |
| 2.3.3 变换量化 | 第23-24页 |
| 2.3.4 环路后处理 | 第24-25页 |
| 2.4 本章总结 | 第25-26页 |
| 第三章 串行解码器实现及优化 | 第26-38页 |
| 3.1 串行解码器设计及实现 | 第26-28页 |
| 3.1.1 解码器模块 | 第26-27页 |
| 3.1.2 存储架构 | 第27-28页 |
| 3.2 模块时间性能分析 | 第28-29页 |
| 3.3 解码器优化 | 第29-36页 |
| 3.3.1 架构优化 | 第30页 |
| 3.3.2 存储器优化 | 第30-32页 |
| 3.3.3 编译器优化 | 第32-33页 |
| 3.3.4 SIMD指令优化 | 第33-36页 |
| 3.4 优化结果分析 | 第36-37页 |
| 3.5 本章总结 | 第37-38页 |
| 第四章 DSP并行解码系统设计与实现 | 第38-50页 |
| 4.1 TMS320C6678 DSP硬件平台 | 第38-40页 |
| 4.1.1 TMS320C6678平台介绍 | 第38-39页 |
| 4.1.2 C66x CorePac架构 | 第39-40页 |
| 4.2 多核并行解码系统设计 | 第40-44页 |
| 4.2.1 流水并行算法 | 第40页 |
| 4.2.2 多核并行解码系统架构 | 第40-43页 |
| 4.2.3 核间数据存储及通信 | 第43-44页 |
| 4.3 并行解码系统优化 | 第44-47页 |
| 4.3.1 指令流水技术 | 第45-46页 |
| 4.3.2 并行架构优化 | 第46-47页 |
| 4.4 并行解码系统性能分析 | 第47-48页 |
| 4.4.1 系统解码时间性能测试 | 第47-48页 |
| 4.4.2 流水并行技术优缺点分析 | 第48页 |
| 4.5 总结 | 第48-50页 |
| 第五章 两种并行解码算法的设计与实现 | 第50-64页 |
| 5.1 HEVC数据并行处理方式 | 第50-53页 |
| 5.1.1 GOP级并行 | 第50-51页 |
| 5.1.2 图像帧级并行 | 第51页 |
| 5.1.3 片级并行 | 第51-53页 |
| 5.1.4 波前CTU级并行 | 第53页 |
| 5.2 两种并行解码算法 | 第53-57页 |
| 5.2.1 数据并行解码算法 | 第53-56页 |
| 5.2.2 数据与功能混合并行解码算法 | 第56-57页 |
| 5.3 并行算法通信机制 | 第57-59页 |
| 5.3.1 主线程与工作线程同步机制 | 第58-59页 |
| 5.3.2 工作线程间同步机制 | 第59页 |
| 5.4 性能测试与比较 | 第59-62页 |
| 5.5 本章总结 | 第62-64页 |
| 第六章 总结与展望 | 第64-66页 |
| 6.1 论文工作总结 | 第64-65页 |
| 6.2 未来工作展望 | 第65-66页 |
| 参考文献 | 第66-70页 |
| 致谢 | 第70页 |
