| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 本论文专用术语注释表 | 第7-10页 |
| 第1章 绪论 | 第10-14页 |
| 1.1 研究的背景及意义 | 第10页 |
| 1.2 国内外研究状况 | 第10-11页 |
| 1.3 本论文的主要内容与结构安排 | 第11-14页 |
| 第2章 100Gbps以太网RS子层介绍 | 第14-30页 |
| 2.1 100Gbps以太网体系结构 | 第14-15页 |
| 2.2 100Gbps以太网RS子层 | 第15-18页 |
| 2.3 100GBASE-R PCS提供的服务 | 第18-19页 |
| 2.4 100G BASE-R PCS功能概述 | 第19-23页 |
| 2.4.1 功能划分 | 第19页 |
| 2.4.2 运行模式 | 第19-20页 |
| 2.4.3 传输顺序 | 第20-23页 |
| 2.5 功能模块的研究 | 第23-28页 |
| 2.5.1 64B/66B编解码 | 第23-25页 |
| 2.5.2 扰码 | 第25页 |
| 2.5.3 块分发 | 第25-26页 |
| 2.5.4 插入对齐字 | 第26-28页 |
| 2.6 本章小结 | 第28-30页 |
| 第3章 100Gbps以太网PCS子层发送模块的设计与实现 | 第30-38页 |
| 3.1 发送链路模块的设计 | 第30页 |
| 3.2 64B/66B编码模块 | 第30-33页 |
| 3.2.1 码快变换 | 第31页 |
| 3.2.2 码序判断 | 第31-33页 |
| 3.2.3 IPG删除 | 第33页 |
| 3.3 加扰模块 | 第33-34页 |
| 3.4 块分发模块 | 第34-35页 |
| 3.5 对齐字插入模块 | 第35-36页 |
| 3.6 变速箱模块 | 第36-37页 |
| 3.7 本章小结 | 第37-38页 |
| 第4章 100Gbps以太网PCS子层接收模块的设计与实现 | 第38-50页 |
| 4.1 接收链路模块设计 | 第38页 |
| 4.2 变速箱模块 | 第38-39页 |
| 4.3 块同步模块 | 第39-42页 |
| 4.3.1 滑动窗口 | 第40-41页 |
| 4.3.2 块锁定状态机 | 第41-42页 |
| 4.4 通道对齐、重排及对齐字删除模块 | 第42-45页 |
| 4.4.1 对齐字锁定 | 第43-44页 |
| 4.4.2 通道对齐、对齐字删除 | 第44-45页 |
| 4.4.3 通道重排 | 第45页 |
| 4.5 解分发模块 | 第45页 |
| 4.6 去扰码模块 | 第45-47页 |
| 4.6.1 去扰码 | 第46页 |
| 4.6.2 BER监测 | 第46-47页 |
| 4.6.3 测试模式校验 | 第47页 |
| 4.7 64B/66B解码模块 | 第47-49页 |
| 4.7.1 插入空闲字 | 第47-48页 |
| 4.7.2 码块变换 | 第48页 |
| 4.7.3 码序判断 | 第48-49页 |
| 4.8 本章小结 | 第49-50页 |
| 第5章 设计的仿真和验证 | 第50-66页 |
| 5.1 软硬件环境 | 第50页 |
| 5.2 Virtex-7 GTX收发器结构 | 第50-53页 |
| 5.3 软件仿真 | 第53-61页 |
| 5.3.1 系统仿真激励 | 第53-54页 |
| 5.3.2 模块功能仿真 | 第54-61页 |
| 5.4 设计综合 | 第61-63页 |
| 5.5 FPGA验证 | 第63-64页 |
| 5.6 本章小结 | 第64-66页 |
| 第6章 总结和展望 | 第66-68页 |
| 参考文献 | 第68-70页 |
| 攻读硕士学位期间已发表论文 | 第70-72页 |
| 致谢 | 第72页 |