| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 引言 | 第6-12页 |
| 1.1 FPGA简介 | 第6-8页 |
| 1.2 FPGA软件系统的趋势与挑战 | 第8-10页 |
| 1.3 主要研究工作 | 第10-11页 |
| 1.4 论文组织 | 第11-12页 |
| 第2章 研究背景 | 第12-32页 |
| 2.1 目标结构 | 第12-13页 |
| 2.2 FPGA布局算法介绍 | 第13-19页 |
| 2.2.1 迭代分割法 | 第13-14页 |
| 2.2.2 解析法 | 第14-15页 |
| 2.2.3 遗传算法 | 第15-18页 |
| 2.2.4 模拟退火算法 | 第18页 |
| 2.2.5 各种算法并行潜力的比较分析 | 第18-19页 |
| 2.3 VPR中的模拟退火算法 | 第19-23页 |
| 2.4 并行策略介绍 | 第23-30页 |
| 2.4.1 并行策略1：流水线 | 第26-27页 |
| 2.4.2 并行策略2：划分 | 第27-28页 |
| 2.4.3 并行策略3：投机式交换 | 第28-29页 |
| 2.4.4 并行策略4：多马尔可夫链 | 第29-30页 |
| 2.5 本章小结 | 第30-32页 |
| 第3章 并行布局算法设计 | 第32-45页 |
| 3.1 算法框架介绍 | 第32-33页 |
| 3.2 同步多马尔可夫链 | 第33-37页 |
| 3.2.1 交换次数补偿策略 | 第35-36页 |
| 3.2.2 算法参数分析 | 第36-37页 |
| 3.3 网表划分算法的设计 | 第37-39页 |
| 3.3.1 网表划分规则 | 第37-39页 |
| 3.3.2 子网表内部布局 | 第39页 |
| 3.4 并行算法整体流程 | 第39-41页 |
| 3.5 实验结果 | 第41-43页 |
| 3.6 本章小结 | 第43-45页 |
| 第4章 布局约束流程设计 | 第45-62页 |
| 4.1 布局位置约束 | 第45-46页 |
| 4.1.1 相对位置约束 | 第45-46页 |
| 4.1.2 绝对位置约束 | 第46页 |
| 4.2 布局时序约束 | 第46-48页 |
| 4.2.1 频率约束 | 第46-47页 |
| 4.2.2 输入输出延时约束 | 第47页 |
| 4.2.3 路径延时约束 | 第47页 |
| 4.2.4 线网延时约束 | 第47-48页 |
| 4.3 约束解决方案 | 第48-61页 |
| 4.3.1 位置约束处理方案 | 第48-52页 |
| 4.3.2 时序约束处理方案 | 第52-59页 |
| 4.3.3 支持位置约束和时序约束的并行布局算法框架 | 第59-61页 |
| 4.4 本章小结 | 第61-62页 |
| 第5章 总结与展望 | 第62-65页 |
| 5.1 全文工作总结 | 第62-63页 |
| 5.2 创新点总结 | 第63-64页 |
| 5.3 工作展望 | 第64-65页 |
| 参考文献 | 第65-69页 |
| 附录 攻读硕士期间科研工作 | 第69-70页 |
| 致谢 | 第70-71页 |