SAR实时成像处理机的接口板卡和主控界面设计
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-16页 |
| 第一章 绪论 | 第16-20页 |
| 1.1 研究背景及意义 | 第16-17页 |
| 1.2 SAR实时成像处理机的发展概况 | 第17页 |
| 1.3 本文主要内容和结构安排 | 第17-20页 |
| 1.3.1 本文研究的主要内容 | 第17-18页 |
| 1.3.2 本文的结构安排 | 第18-20页 |
| 第二章 SAR实时成像处理机的系统架构 | 第20-30页 |
| 2.1 处理机的基本要求 | 第20-21页 |
| 2.1.1 适用范围 | 第20页 |
| 2.1.2 主要指标 | 第20-21页 |
| 2.2 处理机的组成 | 第21-23页 |
| 2.2.1 SAR实时成像系统的信号处理技术 | 第21页 |
| 2.2.2 SAR实时成像处理机的基本构成 | 第21-23页 |
| 2.3 VPX标准总线平台 | 第23-25页 |
| 2.4 处理机的接口板卡模块 | 第25-27页 |
| 2.5 处理机的主控界面开发 | 第27-30页 |
| 2.5.1 主控界面的开发要求 | 第27页 |
| 2.5.2 主控界面的实现方法 | 第27-28页 |
| 2.5.3 主控界面的开发环境 | 第28页 |
| 2.5.4 主控界面使用库简介 | 第28-30页 |
| 第三章 处理机接口板卡的设计 | 第30-50页 |
| 3.1 接口板卡需求分析 | 第30-31页 |
| 3.2 主要芯片选型 | 第31-37页 |
| 3.2.1 系统控制芯片选型 | 第31-33页 |
| 3.2.2 信号产生芯片选型 | 第33-35页 |
| 3.2.3 电源芯片选型 | 第35-37页 |
| 3.3 接口板卡的硬件设计 | 第37-45页 |
| 3.3.1 信号产生模块设计 | 第37-39页 |
| 3.3.2 DDR3存储模块设计 | 第39-40页 |
| 3.3.3 千兆以太网接口模块设计 | 第40-41页 |
| 3.3.4 配置模块设计 | 第41-43页 |
| 3.3.5 高速PCB设计 | 第43-45页 |
| 3.4 接口板卡调试 | 第45-49页 |
| 3.4.1 接口板卡实物图 | 第45页 |
| 3.4.2 DDR3调试 | 第45页 |
| 3.4.3 千兆以太网接口调试 | 第45-48页 |
| 3.4.4 DAC调试 | 第48-49页 |
| 3.5 本章小结 | 第49-50页 |
| 第四章 处理机主控界面设计 | 第50-72页 |
| 4.1 主控界面的需求分析 | 第50-52页 |
| 4.1.1 主控界面的系统模型 | 第50-51页 |
| 4.1.2 主控界面的用户需求 | 第51页 |
| 4.1.3 主控界面的系统需求 | 第51-52页 |
| 4.2 主控界面的总体实现 | 第52-64页 |
| 4.2.1 参数配置 | 第53-54页 |
| 4.2.2 实时图像显示 | 第54-60页 |
| 4.2.3 Flash文件操作 | 第60-61页 |
| 4.2.4 数据采集 | 第61-62页 |
| 4.2.5 数据回放 | 第62-63页 |
| 4.2.6 信号产生 | 第63页 |
| 4.2.7 图像评估 | 第63-64页 |
| 4.3 主控界面的技术实现 | 第64-67页 |
| 4.3.1 多线程设计 | 第64-66页 |
| 4.3.2 双缓冲技术 | 第66页 |
| 4.3.3 内存泄露和问题预防措施 | 第66-67页 |
| 4.3.4 实现难点分析 | 第67页 |
| 4.4 软件测试 | 第67-71页 |
| 4.4.1 功能测试 | 第67-70页 |
| 4.4.2 结果分析 | 第70-71页 |
| 4.5 本章小结 | 第71-72页 |
| 第五章 结束语 | 第72-74页 |
| 参考文献 | 第74-76页 |
| 致谢 | 第76-78页 |
| 作者简介 | 第78-79页 |
