基于FPGA的千兆以太网高速图像采集与传输系统的设计
| 摘要 | 第4-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第11-14页 |
| 1.1 课题背景及意义 | 第11-12页 |
| 1.2 国内外研究现状 | 第12-13页 |
| 1.2.1 国外研究现状 | 第12页 |
| 1.2.2 国内研究现状 | 第12-13页 |
| 1.3 论文的研究内容及结构 | 第13-14页 |
| 第二章 关键技术介绍 | 第14-22页 |
| 2.1 CMOS图像传感器基本原理与器件选择 | 第14-15页 |
| 2.1.1 CMOS图像传感器的工作原理 | 第14-15页 |
| 2.1.2 CMOS图像传感器OV5640 | 第15页 |
| 2.2 FPGA的结构原理与设计流程 | 第15-18页 |
| 2.2.1 FPGA的结构原理 | 第15-16页 |
| 2.2.2 FPGA的开发流程 | 第16-18页 |
| 2.3 网络传输协议介绍 | 第18-21页 |
| 2.3.1 TCP/IP体系结构 | 第18-19页 |
| 2.3.2 计算机网络协议介绍 | 第19-20页 |
| 2.3.3 以太网MAC帧的格式 | 第20-21页 |
| 2.4 本章小结 | 第21-22页 |
| 第三章 系统硬件电路设计 | 第22-36页 |
| 3.1 系统硬件设计需求 | 第22页 |
| 3.2 系统硬件结构图 | 第22-24页 |
| 3.3 系统核心电路设计 | 第24-27页 |
| 3.3.1 电源的设计 | 第24-25页 |
| 3.3.2 FPGA配置电路设计 | 第25-26页 |
| 3.3.3 FPGA外部时钟电路设计 | 第26-27页 |
| 3.4 DDR2存储器硬件电路设计 | 第27-28页 |
| 3.5 Ethernet硬件电路设计 | 第28-30页 |
| 3.5.1 RTL8211EG简介 | 第28页 |
| 3.5.2 Ethernet接口电路设计 | 第28-30页 |
| 3.6 扩展口电路设计 | 第30页 |
| 3.7 系统整体PCB设计 | 第30-35页 |
| 3.7.1 PCB叠层及阻抗 | 第30-32页 |
| 3.7.2 PCB的布局与布线 | 第32-35页 |
| 3.7.3 电源平面划分 | 第35页 |
| 3.8 本章小结 | 第35-36页 |
| 第四章 系统逻辑设计及软件编程 | 第36-48页 |
| 4.1 Quartus Ⅱ软件开发平台简介 | 第36-37页 |
| 4.2 Verilog HDL简介 | 第37页 |
| 4.3 系统整体逻辑结构框图 | 第37-38页 |
| 4.4 OV5640图像采集模块逻辑设计 | 第38-40页 |
| 4.4.1 OV5640的DVP接口时序 | 第38-39页 |
| 4.4.2 图像采集接口逻辑设计 | 第39-40页 |
| 4.5 DDR2图像存储模块逻辑设计 | 第40-44页 |
| 4.5.1 DDR2的IP核控制器 | 第40-41页 |
| 4.5.2 DDR2图像存储模块逻辑设计 | 第41-44页 |
| 4.6 Ethernet图像传输模块逻辑设计 | 第44-47页 |
| 4.6.1 Ethernet数据包的封装过程 | 第44-45页 |
| 4.6.2 Ethernet发送模块逻辑设计 | 第45-47页 |
| 4.7 时钟管理模块逻辑设计 | 第47页 |
| 4.8 本章小结 | 第47-48页 |
| 第五章 系统测试及结果 | 第48-55页 |
| 5.1 硬件电路的调试 | 第48-49页 |
| 5.2 采集模块与存储模块的波形测试 | 第49-51页 |
| 5.3 Ethernet传输测试 | 第51-52页 |
| 5.4 系统联调 | 第52-54页 |
| 5.5 本章小结 | 第54-55页 |
| 第六章 结论与讨论 | 第55-57页 |
| 6.1 结论 | 第55页 |
| 6.2 讨论 | 第55-57页 |
| 参考文献 | 第57-60页 |
| 致谢 | 第60-61页 |
| 附录 | 第61-65页 |
