基于FPGA的视频叠加融合系统设计与实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第1章 绪论 | 第9-14页 |
| 1.1 论文研究背景 | 第9-10页 |
| 1.2 国内外发展现状 | 第10-12页 |
| 1.2.1 软件视频叠加融合的发展状况 | 第10-11页 |
| 1.2.2 硬件视频叠加融合的发展状况 | 第11-12页 |
| 1.3 设计的技术指标 | 第12-13页 |
| 1.4 本文结构 | 第13-14页 |
| 第2章 系统方案论证 | 第14-27页 |
| 2.1 系统算法仿真 | 第14-21页 |
| 2.1.1 最近邻域插值法 | 第15页 |
| 2.1.2 双线性插值算法 | 第15-16页 |
| 2.1.3 双三次插值算法 | 第16-18页 |
| 2.1.4 缩放算法仿真结果分析 | 第18-19页 |
| 2.1.5 叠加融合系统仿真 | 第19-21页 |
| 2.2 系统硬件平台方案设计 | 第21-26页 |
| 2.2.1 输入采集模块 | 第21-22页 |
| 2.2.2 FPGA的选型 | 第22-23页 |
| 2.2.3 外部存储模块 | 第23-24页 |
| 2.2.4 DVI/VGA输出模块 | 第24-25页 |
| 2.2.5 串口配置模块 | 第25-26页 |
| 2.3 本章小结 | 第26-27页 |
| 第3章 系统硬件电路设计 | 第27-35页 |
| 3.1 采集模块电路设计 | 第27-29页 |
| 3.1.1 DVI采集模块电路设计 | 第27-28页 |
| 3.1.2 VGA采集模块电路设计 | 第28-29页 |
| 3.2 核心处理模块电路设计 | 第29-31页 |
| 3.2.1 FPGA最小系统单元设计 | 第29-30页 |
| 3.2.2 DDR2接口电路设计 | 第30-31页 |
| 3.3 输出模块电路设计 | 第31-32页 |
| 3.4 串口通信模块设计 | 第32-33页 |
| 3.5 电源模块设计 | 第33-34页 |
| 3.6 本章小结 | 第34-35页 |
| 第4章 系统FPGA设计与实现 | 第35-56页 |
| 4.1 FPGA开发概述 | 第36-37页 |
| 4.2 关键技术模块设计 | 第37-55页 |
| 4.2.1 时钟系统 | 第37-39页 |
| 4.2.2 分辨率识别 | 第39-41页 |
| 4.2.3 I~2C配置 | 第41-44页 |
| 4.2.4 DDR2存储技术 | 第44-48页 |
| 4.2.5 缩放算法的实现 | 第48-51页 |
| 4.2.6 显示器驱动时序产生 | 第51-52页 |
| 4.2.7 视频叠加融合 | 第52-54页 |
| 4.2.8 串口配置模块 | 第54-55页 |
| 4.3 本章小结 | 第55-56页 |
| 第5章 系统调试与验证 | 第56-64页 |
| 5.1 输出模块设计验证 | 第57-58页 |
| 5.2 输入输出设计验证 | 第58-59页 |
| 5.3 分辨率识别设计验证 | 第59-60页 |
| 5.4 DDR2读写设计验证 | 第60页 |
| 5.5 缩放算法模块设计验证 | 第60-62页 |
| 5.6 系统整体调试 | 第62-63页 |
| 5.7 本章小结 | 第63-64页 |
| 结论 | 第64-66页 |
| 参考文献 | 第66-70页 |
| 攻读硕士学位期间发表的论文和取得的科研成果 | 第70-71页 |
| 致谢 | 第71页 |
