基于FINFET工艺的ASIC后端物理设计
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 符号对照表 | 第10-11页 |
| 缩略语对照表 | 第11-14页 |
| 第一章 绪论 | 第14-16页 |
| 1.1 课题背景 | 第14-15页 |
| 1.2 课题来源 | 第15页 |
| 1.3 论文结构 | 第15-16页 |
| 第二章 FINFET版图及特性的分析 | 第16-22页 |
| 2.1 短沟道效应及其影响 | 第16-18页 |
| 2.2 FINFET版图 | 第18-19页 |
| 2.3 FINFET特性 | 第19-20页 |
| 2.4 本章小结 | 第20-22页 |
| 第三章 后端设计流程及其建立 | 第22-28页 |
| 3.1 后端流程化设计的研究 | 第22-23页 |
| 3.2 EDA工具及相关文件 | 第23-27页 |
| 3.3 本章小结 | 第27-28页 |
| 第四章 基于FINFET工艺的后端设计 | 第28-66页 |
| 4.1 后端设计流程建立 | 第28-29页 |
| 4.2 布图规划 | 第29-41页 |
| 4.2.1 设计模块的大小规划 | 第29-30页 |
| 4.2.2 模块内硬核的布放 | 第30-33页 |
| 4.2.3 模块的电源规划 | 第33-41页 |
| 4.3 布局规划 | 第41-51页 |
| 4.3.1 特殊物理单元布局 | 第41-43页 |
| 4.3.2 标准单元布局 | 第43-47页 |
| 4.3.3 扫描链重组 | 第47-51页 |
| 4.4 时钟树综合 | 第51-57页 |
| 4.4.1 时钟定义及设置 | 第52-53页 |
| 4.4.2 时钟网络设计 | 第53-57页 |
| 4.5 模块布线规划 | 第57-64页 |
| 4.5.1 布线规划 | 第58页 |
| 4.5.2 设计规则检查和可制造性检查 | 第58-61页 |
| 4.5.3 双重曝光技术及其设计规则问题 | 第61-64页 |
| 4.6 本章总结 | 第64-66页 |
| 第五章 ECO阶段的时序与功耗分析 | 第66-78页 |
| 5.1 静态时序分析及修复 | 第66-75页 |
| 5.2 模块的功耗分析 | 第75-77页 |
| 5.3 本章总结 | 第77-78页 |
| 第六章 总结与展望 | 第78-80页 |
| 6.1 论文总结 | 第78-79页 |
| 6.2 课题展望 | 第79-80页 |
| 参考文献 | 第80-82页 |
| 致谢 | 第82-84页 |
| 作者简介 | 第84-85页 |
