| 摘要 | 第1-12页 |
| ABSTRACT | 第12-14页 |
| 第一章 引言 | 第14-21页 |
| ·课题背景和本文的工作内容 | 第14-16页 |
| ·课题背景 | 第14-16页 |
| ·本文的工作内容 | 第16页 |
| ·全并行Turbo码译码器的设计流程及环境 | 第16-19页 |
| ·算法、结构选择和优化及系统设计的流程 | 第17页 |
| ·译码器VLSI实现的流程及环境 | 第17-18页 |
| ·译码器VLSI实现的整个流程 | 第18-19页 |
| ·本文的结构 | 第19-21页 |
| 第二章 Turbo码及其译码算法 | 第21-29页 |
| ·Turbo码的发展 | 第21页 |
| ·Turbo码的基本编译码原理 | 第21-24页 |
| ·Turbo码的编码原理 | 第21-23页 |
| ·Turbo码的译码原理 | 第23-24页 |
| ·Turbo几种常见译码算法及其比较 | 第24-29页 |
| ·MAP算法 | 第24-26页 |
| ·几种对传统MAP算法的改进 | 第26-29页 |
| 第三章 全并行译码器算法改进及结构设计 | 第29-37页 |
| ·译码器算法改进及结构设计 | 第29-33页 |
| ·算法选择 | 第29页 |
| ·普通译码结构 | 第29-30页 |
| ·算法改进及结构设计 | 第30-33页 |
| ·译码器算法、结构的参数设定 | 第33-37页 |
| ·Matlab模拟方案 | 第33-34页 |
| ·交织图样、生成多项式选择 | 第34-35页 |
| ·字长、帧长、窗长设定 | 第35-36页 |
| ·工作方式、迭代次数设定 | 第36-37页 |
| 第四章 全并行译码器的总体、层次设计 | 第37-43页 |
| ·译码器的总体设计 | 第37-40页 |
| ·数据、控制、存储识别 | 第37-38页 |
| ·数据、控制、存储优化 | 第38-39页 |
| ·译码器顶层模块端口设定 | 第39-40页 |
| ·译码器项层模块功能定义 | 第40页 |
| ·译码器的层次设计 | 第40-43页 |
| ·译码器子模块划分 | 第40页 |
| ·译码器子模块接口和功能定义 | 第40-43页 |
| 第五章 SISO码译码模块的设计验证 | 第43-66页 |
| ·SISO译码模块的工作模式改进 | 第43-45页 |
| ·全并行工作模式的改进 | 第43-45页 |
| ·改进工作模式下SISO译码模块的详细行为模型 | 第45页 |
| ·SISO译码模块的结构设计 | 第45-49页 |
| ·一种通常SW-WT技术下MAP SISO译码模块结构 | 第45-46页 |
| ·MAP SISO译码模块结构设计 | 第46-49页 |
| ·SISO译码模块的详细设计 | 第49-60页 |
| ·SISO译码模块分支度量Gamma计算部分设计 | 第49-55页 |
| ·SISO译码模块ACS单元设计 | 第55-57页 |
| ·SISO译码模块流水线划分 | 第57-60页 |
| ·寄存器文件的设计 | 第60页 |
| ·SISO译码模块的模拟验证 | 第60-66页 |
| ·模拟验证的目的、环境和计测试码的设计原则 | 第60-62页 |
| ·SISO译码模块的模拟验证 | 第62-66页 |
| 第六章 译码器存储和交织的设计验证 | 第66-75页 |
| ·交织/反交织远算的实现 | 第66-69页 |
| ·输入时的交织 | 第66-67页 |
| ·迭代中的交织 | 第67-69页 |
| ·并行SISO译码模块输入数据格式 | 第69-70页 |
| ·并行SISO译码模块输入输出数据格式 | 第69-70页 |
| ·相应的存储设计要求和实现 | 第70页 |
| ·译码器存储结构和层次设计 | 第70-72页 |
| ·译码器存储结构 | 第70-71页 |
| ·译码器存储部分的层次设计 | 第71-72页 |
| ·译码器存储部分模拟验证 | 第72-75页 |
| ·输入缓冲的功能验证 | 第72-73页 |
| ·输出缓冲的功能验证 | 第73-75页 |
| 第七章 译码器控制部分设计验证 | 第75-81页 |
| ·译码器控制部分的总体设计 | 第75-76页 |
| ·译码器控制部分的层次设计 | 第76-80页 |
| ·Main FSM设计 | 第76-77页 |
| ·Input FSM设计 | 第77-78页 |
| ·Output FSM设计 | 第78页 |
| ·Cal FSM设计 | 第78-80页 |
| ·译码器控制部分功能验证 | 第80-81页 |
| ·控制部分各子模块的功能验证 | 第80页 |
| ·Ctrl part的功能验证 | 第80-81页 |
| 第八章 全并行译码器的VLSI实现 | 第81-95页 |
| ·全并行译码器整体功能验证、DC综合及后仿真 | 第81-87页 |
| ·全并行译码器整体的功能验证 | 第81-82页 |
| ·译码器顶层模块DC综合 | 第82-87页 |
| ·全并行译码器的后仿真 | 第87页 |
| ·标准单元IO单元的改进和重新设计 | 第87-91页 |
| ·军品标准单元/IO单元库设计规则的制定 | 第88页 |
| ·军品标准单元/IO单元库重新设计的电路结构 | 第88-89页 |
| ·接合译码器特殊性改进的标准单元和IO单元电路结构 | 第89-91页 |
| ·译码器的布局布线、仿真和译码性能模拟 | 第91-95页 |
| ·译码器布局布线结果 | 第91-93页 |
| ·译码器布局布线后仿真及译码性能模拟 | 第93-95页 |
| 第九章 结束语 | 第95-96页 |
| 致谢 | 第96-97页 |
| 参考文献 | 第97-100页 |
| 作者在学期间取得的学术成果 | 第100页 |