| 摘要 | 第1-5页 |
| Abstract | 第5-8页 |
| 第一章 绪论 | 第8-12页 |
| ·短波通信中存在的问题 | 第8-10页 |
| ·衰落现象 | 第9页 |
| ·其他现象 | 第9-10页 |
| ·基于信号格式的解调和解调中关键技术 | 第10页 |
| ·论文工作安排 | 第10-12页 |
| 第二章 第三代短波通信系统高速数传的数据收发方案 | 第12-22页 |
| ·Watterson 信道模型的建模 | 第12-14页 |
| ·第三代短波通信的物理层信号格式 | 第14页 |
| ·高速数据（BW2）发送方案 | 第14-19页 |
| ·发送方案概述 | 第14-17页 |
| ·循环冗余校验编码 | 第17-18页 |
| ·PN 序列的构造 | 第18-19页 |
| ·高速数据（BW2）接收方案 | 第19-20页 |
| ·本章小结 | 第20-22页 |
| 第三章 自适应均衡器的研究和硬件实现 | 第22-44页 |
| ·自应均衡技术的概述 | 第23-24页 |
| ·最小MSE 均衡器 | 第24页 |
| ·自适应均衡算法 | 第24-31页 |
| ·自适应均衡算法仿真 | 第31-33页 |
| ·有效精度效应 | 第33-34页 |
| ·自适应QRD-RLS 均衡器的硬件实现 | 第34-43页 |
| ·QRD-RLS 算法的脉动阵列实现 | 第34-38页 |
| ·脉动阵列的FPGA 实现 | 第38-41页 |
| ·定点数的运算 | 第41-42页 |
| ·模块仿真 | 第42-43页 |
| ·后续深入研究 | 第43-44页 |
| 第四章 卷积编码的Viterbi 译码原理和FPGA 实现 | 第44-60页 |
| ·引言 | 第44-48页 |
| ·卷积码基础 | 第44-46页 |
| ·BW2 中的卷积编码 | 第46页 |
| ·Viterbi 译码算法原理 | 第46-48页 |
| ·截尾译码及软，硬判决 | 第48页 |
| ·Viterbi 译码的FPGA 实现 | 第48-58页 |
| ·Viterbi 译码器的硬件结构 | 第49页 |
| ·ROM 中存储的数据 | 第49-50页 |
| ·状态分支度量 | 第50-51页 |
| ·幸存路径和度量值存储管理 | 第51-54页 |
| ·ACS 模块和选择输出模块的实现 | 第54-55页 |
| ·管理控制模块 | 第55-57页 |
| ·验证与仿真 | 第57-58页 |
| ·本章小节 | 第58-60页 |
| 第五章 用VHDL 语言进行硬件电路设计的特点 | 第60-64页 |
| ·VHDL 语言的特点 | 第60-61页 |
| ·利用VHDL 语言进行硬件设计的步骤 | 第61页 |
| ·FPGA 芯片的选择 | 第61-62页 |
| ·本文所采用的FPGA 的特性 | 第62-64页 |
| 结束语 | 第64-66页 |
| 致谢 | 第66-68页 |
| 参考文献 | 第68-72页 |
| 作者在读期间的研究成果 | 第72页 |