| 摘要 | 第1-6页 |
| ABSTRACT | 第6-7页 |
| 第1章 绪论 | 第7-11页 |
| ·立题的背景和意义 | 第7-8页 |
| ·研究现状和目标的选择 | 第8-10页 |
| ·指令系统 | 第8-9页 |
| ·基于Verilog硬件描述语言的可编程逻辑器件设计 | 第9-10页 |
| ·本课题研究的目标 | 第10页 |
| ·论文结构 | 第10-11页 |
| 第2章 DLX指令系统 | 第11-20页 |
| ·DLX指令系统的特征 | 第11-12页 |
| ·寻址方式 | 第12页 |
| ·指令分类 | 第12-13页 |
| ·指令列表 | 第13-15页 |
| ·指令格式 | 第15-18页 |
| ·R类指令(寄存器型指令) | 第15-16页 |
| ·J类指令 | 第16页 |
| ·I类指令 | 第16-18页 |
| ·指令集编码 | 第18-19页 |
| ·数据表示和对齐方式 | 第19-20页 |
| 第3章 DLX微处理器核设计 | 第20-29页 |
| ·微处理器核的设计过程 | 第20-21页 |
| ·存储系统的设计 | 第21-22页 |
| ·流水线核的设计 | 第22-24页 |
| ·数据类型 | 第22页 |
| ·寄存器 | 第22-23页 |
| ·寻址方式和寻址空间 | 第23-24页 |
| ·流水线组织结构 | 第24页 |
| ·流水线核的数据通路 | 第24-29页 |
| ·流水线数据通路框架 | 第24-25页 |
| ·数据处理指令的结果形成和写回通路 | 第25-26页 |
| ·转移指令的目标地址形成和写回通路 | 第26-27页 |
| ·转移指令的链接地址形成和写回通路 | 第27页 |
| ·从存储器中取数据的通路； | 第27页 |
| ·写存储器的数据通路 | 第27-29页 |
| 第4章 存储系统的设计 | 第29-38页 |
| ·存储系统总体框架 | 第29页 |
| ·存储系统的接口信号 | 第29-32页 |
| ·存储系统和流水线核的接口 | 第30-31页 |
| ·存储系统和外部存储器的接口 | 第31-32页 |
| ·Cache系统 | 第32-35页 |
| ·存储控制部件 | 第35-36页 |
| ·外部存储器接口 | 第36页 |
| ·用于模拟验证的外部存储器模型 | 第36-38页 |
| 第5章 流水线各段设计和功能描述 | 第38-53页 |
| ·取指段(IF) | 第38-40页 |
| ·功能描述 | 第38-39页 |
| ·模块划分和实现 | 第39-40页 |
| ·译码段(ID) | 第40-43页 |
| ·功能描述 | 第40-41页 |
| ·模块划分和实现 | 第41-43页 |
| ·执行／有效地址计算段(EXE) | 第43-46页 |
| ·功能描述 | 第43-44页 |
| ·模块划分和实现 | 第44-46页 |
| ·访存段(MEM) | 第46-48页 |
| ·功能描述 | 第46页 |
| ·模块划分和实现 | 第46-48页 |
| ·写回段(WB) | 第48-49页 |
| ·功能描述 | 第48页 |
| ·模块划分和实现 | 第48-49页 |
| ·一些关键功能部件的设计 | 第49-53页 |
| ·乘法器的设计 | 第49-51页 |
| ·相关性检测部件的设计 | 第51-52页 |
| ·寄存器文件的设计 | 第52-53页 |
| 第6章 结果与测试 | 第53-57页 |
| ·初始化 | 第53-54页 |
| ·结果输出和运行流程观察 | 第54页 |
| ·测试程序和执行结果 | 第54-57页 |
| 第7章 结束语 | 第57-58页 |
| 致谢 | 第58-59页 |
| 参考文献 | 第59-60页 |