高性能DSP通信接口的研究与设计--高速同步串行接口的设计与实现
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-11页 |
| ·本文的研究背景 | 第7-9页 |
| ·本文的研究目的及意义 | 第9页 |
| ·本文工作及组织结构 | 第9-11页 |
| 第二章 串行总线简介 | 第11-15页 |
| ·总线概述 | 第11页 |
| ·几种串行接口的比较 | 第11-14页 |
| ·I2C 总线 | 第12-13页 |
| ·UART 总线 | 第13页 |
| ·SPI 总线 | 第13-14页 |
| ·三种总线的比较 | 第14页 |
| ·本章小结 | 第14-15页 |
| 第三章 高速同步串行接口的工作原理 | 第15-21页 |
| ·SSC 接口系统构成 | 第15-18页 |
| ·高速同步串行接口的协议 | 第18-20页 |
| ·SSC 协议 | 第18页 |
| ·SSC 的主从模式 | 第18-19页 |
| ·SSC 全双工和半双工的模式 | 第19-20页 |
| ·SSC 的时序 | 第20页 |
| ·本章小结 | 第20-21页 |
| 第四章 高速同步串行接口的设计 | 第21-39页 |
| ·设计目标 | 第21页 |
| ·系统整体架构及定义 | 第21-24页 |
| ·SSC 的顶层框图 | 第21-23页 |
| ·SSC 模块划分 | 第23-24页 |
| ·寄存器定义及地址分配 | 第24-27页 |
| ·子模块设计与VHDL 实现 | 第27-35页 |
| ·子模块设计思路 | 第27页 |
| ·时钟产生单元 | 第27-30页 |
| ·寄存器配置单元 | 第30-31页 |
| ·移位控制逻辑单元 | 第31-33页 |
| ·中断产生单元 | 第33-35页 |
| ·外部信号控制单元 | 第35页 |
| ·总线接口单元 | 第35页 |
| ·设计策略/特殊的处理方式 | 第35-38页 |
| ·门控时钟 | 第35-36页 |
| ·可测试设计 | 第36-38页 |
| ·本章小结 | 第38-39页 |
| 第五章 高速同步串行接口的仿真验证 | 第39-51页 |
| ·验证理论 | 第39页 |
| ·子模块的功能验证 | 第39-47页 |
| ·系统级功能验证 | 第47-49页 |
| ·本章小结 | 第49-51页 |
| 第六章 综合时序验证 | 第51-61页 |
| ·逻辑综合 | 第51-56页 |
| ·环境约束 | 第52页 |
| ·设计和时序约束 | 第52-53页 |
| ·DC 综合用采用的优化技术 | 第53-54页 |
| ·综合结果 | 第54-56页 |
| ·静态时序分析 | 第56-59页 |
| ·建立时间和保持时间 | 第56-57页 |
| ·静态时序报告分析 | 第57-59页 |
| ·本章小结 | 第59-61页 |
| 第七章 结论与展望 | 第61-63页 |
| ·工作总结 | 第61页 |
| ·工作展望 | 第61-63页 |
| 致谢 | 第63-65页 |
| 参考文献 | 第65-68页 |
| 附录：作者在攻读硕士学位期间发表的论文 | 第68页 |
