| 摘要 | 第2-3页 |
| ABSTRACT | 第3-4页 |
| 目录 | 第5-7页 |
| 图表索引 | 第7-9页 |
| 第一章 绪论 | 第9-15页 |
| 1.1 论文研究背景 | 第9-13页 |
| 1.1.1 多核处理器及高性能计算 | 第9-10页 |
| 1.1.2 存储器层次结构 | 第10-12页 |
| 1.1.3 Cache对处理器性能的影响 | 第12-13页 |
| 1.2 论文选题意义 | 第13-14页 |
| 1.3 论文内容安排 | 第14-15页 |
| 第二章 Cache的组织和管理 | 第15-24页 |
| 2.1 Cache的基本原理 | 第15-18页 |
| 2.1.1 Cache的映射方式 | 第15-17页 |
| 2.1.2 Cache的访问方式 | 第17页 |
| 2.1.3 Cache的替换策略 | 第17-18页 |
| 2.1.4 Cache的写操作 | 第18页 |
| 2.2 多核Cache的一致性 | 第18-23页 |
| 2.2.1 集中式与分布式共享存储器 | 第18-20页 |
| 2.2.2 多核处理器Cache的一致性 | 第20页 |
| 2.2.3 监听式Cache一致性协议 | 第20-22页 |
| 2.2.4 目录式Cache一致性协议 | 第22-23页 |
| 2.3 本章小结 | 第23-24页 |
| 第三章 伪LRU替换算法和共享Cache划分 | 第24-31页 |
| 3.1 Cache替换方法 | 第24-27页 |
| 3.1.1 LRU替换方法 | 第24-25页 |
| 3.1.2 NRU替换方法 | 第25-26页 |
| 3.1.3 二叉树替换方法 | 第26-27页 |
| 3.2 基于效用最优的共享Cache动态划分机制 | 第27-30页 |
| 3.3 本章小结 | 第30-31页 |
| 第四章 基于伪LRU的新型共享Cache划分机制 | 第31-56页 |
| 4.1 基于伪LRU的新型共享Cache动态划分策略系统结构 | 第31-32页 |
| 4.2 二叉树分析电路 | 第32-35页 |
| 4.3 间歇路数划分电路 | 第35-38页 |
| 4.4 共享Cache | 第38-42页 |
| 4.5 两种伪LRU替换方法适用性分析 | 第42-45页 |
| 4.5.1 分析电路中两种伪LRU方法适用性分析 | 第42-43页 |
| 4.5.2 共享Cache中两种伪LRU方法适用性分析 | 第43-45页 |
| 4.6 测试结果 | 第45-55页 |
| 4.6.1 多核系统仿真平台的搭建 | 第45-46页 |
| 4.6.2 测试用例及评测指标 | 第46-47页 |
| 4.6.3 各方法对系统性能影响测试结果及分析 | 第47-50页 |
| 4.6.4 不同划分策略系统总性能测试结果及分析 | 第50-55页 |
| 4.7 本章小结 | 第55-56页 |
| 第五章 基于伪LRU的新型共享Cache划分机制的VLSI实现 | 第56-75页 |
| 5.1 基于伪LRU方法的新型共享Cache动态划分机制的硬件架构 | 第56-57页 |
| 5.2 关键模块的VLSI设计 | 第57-69页 |
| 5.2.1 一级指令Cache及共享Cache | 第57-61页 |
| 5.2.2 一级数据Cache | 第61-66页 |
| 5.2.3 分析电路 | 第66-68页 |
| 5.2.4 划分电路 | 第68-69页 |
| 5.3 ASIC综合结果 | 第69-70页 |
| 5.4 FPGA实现及验证 | 第70-74页 |
| 5.4.1 FPGA验证平台 | 第71页 |
| 5.4.2 FPGA验证及综合结果 | 第71-74页 |
| 5.5 本章小结 | 第74-75页 |
| 第六章 总结与展望 | 第75-77页 |
| 6.1 论文总结 | 第75-76页 |
| 6.2 研究工作展望 | 第76-77页 |
| 参考文献 | 第77-81页 |
| 攻读硕士学位期间取得的研究成果 | 第81-82页 |
| 致谢 | 第82-83页 |
