基于FPGA的视频缩放的设计与实现
| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第1章 绪论 | 第9-13页 |
| 1.1 课题研究背景及意义 | 第9-10页 |
| 1.2 国内外发展现状及趋势 | 第10-11页 |
| 1.3 论文的主要内容 | 第11-12页 |
| 1.4 论文的组织结构 | 第12-13页 |
| 第2章 视频缩放算法研究 | 第13-25页 |
| 2.1 数字视频基础 | 第13-15页 |
| 2.1.1 视频时序 | 第13-14页 |
| 2.1.2 视频分辨率 | 第14-15页 |
| 2.2 视频缩放原理 | 第15-16页 |
| 2.2.1 采样定理 | 第15-16页 |
| 2.2.2 sinc函数 | 第16页 |
| 2.3 视频缩放算法 | 第16-20页 |
| 2.3.1 最近邻插值 | 第17-18页 |
| 2.3.2 双线性插值 | 第18-19页 |
| 2.3.3 双三次插值算法 | 第19-20页 |
| 2.4 缩放算法对比分析 | 第20-24页 |
| 2.5 本章小结 | 第24-25页 |
| 第3章 系统设计与实现 | 第25-58页 |
| 3.1 FPGA开发流程简介 | 第25-27页 |
| 3.2 总体设计方案 | 第27-30页 |
| 3.3 色彩空间转换 | 第30-33页 |
| 3.3.1 色彩空间简介 | 第30-31页 |
| 3.3.2 色彩转换 | 第31-33页 |
| 3.4 I2C总线配置 | 第33-35页 |
| 3.4.1 I2C总线基本原理 | 第33页 |
| 3.4.2 I2C总线设计 | 第33-35页 |
| 3.5 时钟模块 | 第35-39页 |
| 3.5.1 XILINX的时钟资源 | 第35-36页 |
| 3.5.2 时钟模块设计 | 第36-38页 |
| 3.5.3 FPGA时序约束 | 第38-39页 |
| 3.6 DDR3 SDRAM帧缓存模块 | 第39-47页 |
| 3.6.1 DDR3 SDRAM工作原理 | 第40-41页 |
| 3.6.2 MCB的结构和配置 | 第41-44页 |
| 3.6.3 MCB读写逻辑设计 | 第44-47页 |
| 3.7 视频缩放模块 | 第47-53页 |
| 3.7.1 提取模块 | 第47-49页 |
| 3.7.2 系数生成模块 | 第49-53页 |
| 3.8 视频制式生成模块 | 第53-54页 |
| 3.9 裁剪和字符生成模块 | 第54-57页 |
| 3.10 本章小结 | 第57-58页 |
| 第4章 系统调试和验证 | 第58-66页 |
| 4.1 验证平台搭建 | 第58页 |
| 4.2 系统验证 | 第58-64页 |
| 4.2.1 缩放模块验证 | 第58-61页 |
| 4.2.2 顶层模块验证 | 第61-62页 |
| 4.2.3 板级验证 | 第62-64页 |
| 4.3 系统资源消耗 | 第64-65页 |
| 4.4 本章小结 | 第65-66页 |
| 第5章 总结与展望 | 第66-68页 |
| 5.1 总结 | 第66页 |
| 5.2 展望 | 第66-68页 |
| 参考文献 | 第68-71页 |
| 致谢 | 第71-72页 |
| 攻读硕士学位期间发表的学术论文 | 第72页 |
