| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第10-15页 |
| 1.1 研究背景与意义 | 第10-11页 |
| 1.2 高速低功耗SAR ADC国内外研究现状与趋势 | 第11-13页 |
| 1.3 论文主要内容与结构安排 | 第13-15页 |
| 第二章 模数转换器原理与结构概述 | 第15-36页 |
| 2.1 模数转换器基本工作原理 | 第15页 |
| 2.2 模数转换器的主要结构简介 | 第15-21页 |
| 2.2.1 快闪型模数转换器 | 第16-17页 |
| 2.2.2 流水线型模数转换器 | 第17-18页 |
| 2.2.3 时间交织型模数转换器 | 第18-20页 |
| 2.2.4 逐次逼近型模数转换器 | 第20-21页 |
| 2.3 模数转换器的主要性能参数 | 第21-25页 |
| 2.3.1 静态特性参数 | 第21-23页 |
| 2.3.2 动态特性参数 | 第23-25页 |
| 2.4 模数转换器误差源分析 | 第25-35页 |
| 2.4.1 电容阵列(DAC)失配 | 第26-27页 |
| 2.4.2 比较器非理想 | 第27-31页 |
| 2.4.3 采样相时钟非理想 | 第31-32页 |
| 2.4.4 电容阵列寄生电容及建立误差 | 第32-34页 |
| 2.4.5 采样开关非线性 | 第34-35页 |
| 2.5 本章小结 | 第35-36页 |
| 第三章 12位 100MSps SAR ADC原理与建模仿真 | 第36-51页 |
| 3.1 非二进制SAR ADC基本原理 | 第36-39页 |
| 3.2 高速低功耗SAR ADC技术原理 | 第39-48页 |
| 3.2.1 电容阵列冗余技术 | 第39-44页 |
| 3.2.2 比较器速度功耗折中设计 | 第44-45页 |
| 3.2.3 异步逻辑时序设计 | 第45-47页 |
| 3.2.4 新型SAR逻辑单元速度功耗设计 | 第47-48页 |
| 3.3 12位100MSps SAR ADC设计及系统建模 | 第48-50页 |
| 3.3.1 系统架构及基本原理 | 第48-49页 |
| 3.3.2 系统建模验证 | 第49-50页 |
| 3.4 本章小结 | 第50-51页 |
| 第四章 12位 100MSps SAR ADC单元电路研究与设计 | 第51-73页 |
| 4.1 DAC电路设计 | 第51-59页 |
| 4.1.1 电容阵列电路 | 第51-54页 |
| 4.1.2 电容阵列切换控制电路 | 第54-57页 |
| 4.1.3 自举开关采样电路 | 第57-59页 |
| 4.2 比较器电路设计 | 第59-66页 |
| 4.2.1 不同精度比较器设计 | 第59-63页 |
| 4.2.2 两类比较器控制逻辑电路 | 第63-66页 |
| 4.3 时序逻辑电路设计 | 第66-72页 |
| 4.3.1 数据存储逻辑电路 | 第68-70页 |
| 4.3.2 提前编码逻辑电路 | 第70-72页 |
| 4.4 本章小结 | 第72-73页 |
| 第五章 电路版图设计与系统仿真测试 | 第73-82页 |
| 5.1 整体电路版图设计 | 第73-77页 |
| 5.1.1 版图设计关键点优化 | 第73-76页 |
| 5.1.2 整体版图布局 | 第76-77页 |
| 5.2 整体电路系统仿真 | 第77-79页 |
| 5.2.1 系统性能仿真 | 第77-79页 |
| 5.2.2 功耗仿真 | 第79页 |
| 5.3 测试结果及分析 | 第79-81页 |
| 5.3.1 静态和动态性能测试 | 第79-80页 |
| 5.3.2 测试分析 | 第80-81页 |
| 5.4 本章小结 | 第81-82页 |
| 第六章 结论 | 第82-84页 |
| 6.1 本文的主要工作及贡献 | 第82-83页 |
| 6.2 后续工作展望 | 第83-84页 |
| 致谢 | 第84-85页 |
| 参考文献 | 第85-89页 |
| 攻读硕士学位期间取得的成果 | 第89-90页 |
