| 摘要 | 第1-5页 |
| ABSTRACT | 第5-15页 |
| 第一章 引言 | 第15-18页 |
| ·SATA接口技术发展概论 | 第15页 |
| ·硬盘数据加密方法概论 | 第15-16页 |
| ·论文研究的目的和意义 | 第16页 |
| ·本论文的课题背景及本人工作 | 第16-17页 |
| ·本论文的内容安排 | 第17-18页 |
| 第二章 SATA2.0总线协议 | 第18-36页 |
| ·SATA的电气特性 | 第18页 |
| ·SATA的系统结构 | 第18-32页 |
| ·链接特征和拓扑结构 | 第18-20页 |
| ·协议体系结构 | 第20-32页 |
| ·物理层 | 第20-22页 |
| ·链路层 | 第22-27页 |
| ·传输层 | 第27-28页 |
| ·应用层 | 第28-32页 |
| ·SAPIS接口规范 | 第32-35页 |
| ·SAPIS接口功能 | 第32-33页 |
| ·主要接口信号和时序介绍 | 第33-35页 |
| ·数据接收 | 第33-34页 |
| ·数据发送 | 第34-35页 |
| ·本章小结 | 第35-36页 |
| 第三章 SATA控制器系统设计 | 第36-44页 |
| ·系统应用环境及系统结构设计 | 第36页 |
| ·数据和原语传输方式设计 | 第36-39页 |
| ·原语传输方式 | 第36-37页 |
| ·配置帧传输方式 | 第37-38页 |
| ·非加解密帧传输方式 | 第38-39页 |
| ·需要加解密帧传输方式 | 第39页 |
| ·设计的总体结构 | 第39-43页 |
| ·系统辅助模块 | 第40-41页 |
| ·PHY PACKET模块 | 第41页 |
| ·加解密芯片WRAPPER模块 | 第41页 |
| ·PHY接口单元 | 第41-42页 |
| ·发送控制模块 | 第42页 |
| ·接收判断模块 | 第42页 |
| ·数据处理模块 | 第42-43页 |
| ·发送接口引擎 | 第43页 |
| ·本章小节 | 第43-44页 |
| 第四章 SATA控制器的RTL设计与实现 | 第44-78页 |
| ·PIU模块设计 | 第44-47页 |
| ·复位控制 | 第44-45页 |
| ·输入控制模块 | 第45页 |
| ·输出控制模块 | 第45-47页 |
| ·SCM模块设计 | 第47-66页 |
| ·设计思想 | 第48页 |
| ·主控制器(MC)模块设计 | 第48-51页 |
| ·左边上电和功率管理控制(LPMC)模块设计 | 第51-56页 |
| ·右边上电和功率管理控制(RPMC)模块设计 | 第56-59页 |
| ·左边接收控制(LRC)模块 | 第59-62页 |
| ·右边发送控制(RSC)模块 | 第62-64页 |
| ·右边接收控制(RRC)模块 | 第64-65页 |
| ·左边发送控制(LSC)模块 | 第65-66页 |
| ·RE模块设计 | 第66-70页 |
| ·原语数据判断模块 | 第67-68页 |
| ·解扰模块 | 第68-69页 |
| ·CRC校验模块 | 第69-70页 |
| ·DPM模块设计 | 第70-76页 |
| ·传输情况时序 | 第71-75页 |
| ·配置帧 | 第72-73页 |
| ·主机到硬盘的数据帧 | 第73-74页 |
| ·硬盘到主机的数据帧 | 第74-75页 |
| ·CRC生成模块 | 第75页 |
| ·发送FIFO | 第75-76页 |
| ·SIE模块设计 | 第76-77页 |
| ·本章小节 | 第77-78页 |
| 第五章 SATA2.0加解密控制器芯片的验证和测试 | 第78-95页 |
| ·模块仿真 | 第78-83页 |
| ·SATA2.0加解密控制器的EDA验证 | 第83-89页 |
| ·EDA验证文件结构 | 第83-84页 |
| ·EDA验证环境 | 第84-85页 |
| ·规格验证举例 | 第85-89页 |
| ·EDA验证充分标志 | 第89页 |
| ·SATA2.0加解密控制器的FPGA测试 | 第89-94页 |
| ·FPGA测试环境 | 第89-90页 |
| ·FPGA硬件测试平台 | 第90-92页 |
| ·FPGA测试方式和结果 | 第92-94页 |
| ·本章小节 | 第94-95页 |
| 第六章 结论与展望 | 第95-96页 |
| ·结论 | 第95页 |
| ·展望 | 第95-96页 |
| 致谢 | 第96-97页 |
| 参考文献 | 第97-99页 |
| 个人简历、在学期间的研究成果及发表的学术论文 | 第99页 |