基于硬件乘累加器的数字信号处理单元的设计与验证
| 摘要 | 第1-5页 |
| ABSTRACT | 第5-8页 |
| 第一章 绪论 | 第8-11页 |
| ·数字信号处理单元的研究背景 | 第8-9页 |
| ·研究数字信号处理单元的目标和意义 | 第9-11页 |
| 第二章 数字信号处理单元的基本原理与应用 | 第11-19页 |
| ·利用FPGA 实现数字信号处理的基本原理 | 第11-13页 |
| ·FPGA 与DSP 的比较 | 第11-12页 |
| ·数字信号处理算法的实现方式 | 第12-13页 |
| ·IC 设计中的IP 设计方法 | 第13-19页 |
| ·SOC 设计的核心技术 | 第13-14页 |
| ·IP 核设计方法及流程 | 第14-16页 |
| ·IP 核电路设计方法 | 第16-19页 |
| 第三章 数字信号处理单元的结构研究与设计 | 第19-33页 |
| ·数字信号处理单元的架构和功能 | 第19-20页 |
| ·数字信号处理单元的子模块划分 | 第20-30页 |
| ·输入端口 | 第21-23页 |
| ·条件控制端口逻辑模块 | 第23-24页 |
| ·乘法器模块 | 第24页 |
| ·模式选择逻辑模块 | 第24-26页 |
| ·进位输入逻辑模块 | 第26-27页 |
| ·模式检测逻辑模块 | 第27-29页 |
| ·自动复位逻辑模块 | 第29-30页 |
| ·顶层模块设计 | 第30-33页 |
| 第四章 基4 BOOTH 乘法器的原理与设计 | 第33-43页 |
| ·乘法器的算法与编码 | 第33-38页 |
| ·Baugh_Wooly 算法 | 第33-35页 |
| ·Booth 编码 | 第35页 |
| ·二阶（基4）Booth 编码 | 第35-38页 |
| ·压缩器阵列结构设计 | 第38-40页 |
| ·加法器 | 第40-43页 |
| ·全加器 | 第40-41页 |
| ·行波进位加法器 | 第41页 |
| ·超前进位加法器 | 第41-43页 |
| 第五章 数字信号处理单元的仿真综合与验证 | 第43-61页 |
| ·数字信号处理单元的仿真 | 第43-51页 |
| ·基本功能仿真 | 第43-47页 |
| ·扩展功能仿真 | 第47-49页 |
| ·高级数学应用功能仿真 | 第49-51页 |
| ·数字信号处理单元功能的FPGA 验证 | 第51-58页 |
| ·数字信号处理单元功能的数字后端设计 | 第58-61页 |
| 第六章 结论 | 第61-62页 |
| 致谢 | 第62-63页 |
| 参考文献 | 第63-65页 |
| 攻硕期间取得的研究成果 | 第65-66页 |
