| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-16页 |
| 1.1 信道编码的概述 | 第10-11页 |
| 1.2 课题研究的背景和意义 | 第11-12页 |
| 1.3 国内外研究现状及发展趋势 | 第12-14页 |
| 1.4 研究内容与章节安排 | 第14-16页 |
| 第二章 卷积码盲识别基础 | 第16-28页 |
| 2.1 引言 | 第16页 |
| 2.2 卷积码的基本概念 | 第16-17页 |
| 2.3 卷积码的描述方式 | 第17-19页 |
| 2.3.1 矩阵描述 | 第17-18页 |
| 2.3.2 多项式描述 | 第18-19页 |
| 2.4 卷积码的盲识别 | 第19-27页 |
| 2.4.1 卷积码的识别要素 | 第20-21页 |
| 2.4.2 卷积码盲识别的基本方法 | 第21-27页 |
| 2.5 本章小结 | 第27-28页 |
| 第三章 基于FPGA的二元域上的高斯消元硬件设计与实现 | 第28-50页 |
| 3.1 引言 | 第28页 |
| 3.2 常规高斯消元 | 第28-30页 |
| 3.3 GF(2) 域上的常规高斯消元 | 第30-32页 |
| 3.4 GF(2) 域上的高斯消元的优化算法 | 第32-35页 |
| 3.5 基于FPGA的二元域上的高斯消元并行体系设计与分析 | 第35-38页 |
| 3.5.1 设计概述 | 第35页 |
| 3.5.2 基本单元设计 | 第35-38页 |
| 3.6 并行硬件结构设计与分析 | 第38-39页 |
| 3.6.1 硬件结构设计 | 第38-39页 |
| 3.6.2 并行系统工作流程 | 第39页 |
| 3.7 硬件实现测试与分析 | 第39-48页 |
| 3.7.1 EDA工具与测试流程 | 第39-42页 |
| 3.7.2 设计与仿真结果 | 第42-45页 |
| 3.7.3 综合结果 | 第45-46页 |
| 3.7.4 性能分析 | 第46-48页 |
| 3.8 本章小结 | 第48-50页 |
| 第四章 基于FPGA的Walsh-Hadamard变换的硬件设计与实现 | 第50-65页 |
| 4.1 引言 | 第50页 |
| 4.2 基于Walsh-Hadamard变换法直接求解生成多项式的算法 | 第50-53页 |
| 4.2.1 数学模型的建立 | 第50-52页 |
| 4.2.2 仿真实验与结果分析 | 第52-53页 |
| 4.3 基于FPGA的Walsh-Hadamard变换法的硬件直接实现 | 第53-61页 |
| 4.3.1 设计概述 | 第53页 |
| 4.3.2 硬件实现结构 | 第53-60页 |
| 4.3.3 原始算法硬件实现小结 | 第60-61页 |
| 4.4 基于FPGA硬件实现的优化算法 | 第61-64页 |
| 4.4.1 设计概述 | 第61-63页 |
| 4.4.2 优化设计硬件实现小结 | 第63-64页 |
| 4.5 本章小结 | 第64-65页 |
| 第五章 展望和总结 | 第65-66页 |
| 5.1 全文总结 | 第65页 |
| 5.2 下一步工作展望 | 第65-66页 |
| 致谢 | 第66-67页 |
| 参考文献 | 第67-69页 |
