一款32位CPU核的层次化物理设计
| 摘要 | 第2-3页 |
| Abstract | 第3页 |
| 1 绪论 | 第6-11页 |
| 1.1 研究背景 | 第6-7页 |
| 1.2 集成电路设计的研究现状 | 第7-9页 |
| 1.3 本文的主要工作 | 第9-11页 |
| 2 层次化设计流程 | 第11-28页 |
| 2.1 逻辑综合 | 第13-16页 |
| 2.2 数据准备 | 第16-17页 |
| 2.3 设计规划 | 第17-19页 |
| 2.4 布局 | 第19-20页 |
| 2.5 时钟树综合 | 第20-22页 |
| 2.6 布线 | 第22-23页 |
| 2.7 可制造性设计 | 第23-25页 |
| 2.8 静态时序分析 | 第25-27页 |
| 2.9 本章小结 | 第27-28页 |
| 3 32 位CPU核的层次化物理实现 | 第28-45页 |
| 3.1 32 位CPU核的逻辑综合 | 第29-30页 |
| 3.2 基于计划组的设计规划 | 第30-34页 |
| 3.2.1 读入设计网表 | 第30-31页 |
| 3.2.2 初始布图 | 第31-32页 |
| 3.2.3 创建计划组 | 第32-33页 |
| 3.2.4 切割多实例模块 | 第33-34页 |
| 3.3 32 位CPU核的模块物理实现 | 第34-39页 |
| 3.4 32 位CPU核的顶层物理实现 | 第39-44页 |
| 3.5 本章小结 | 第44-45页 |
| 4 时序优化 | 第45-55页 |
| 4.1 时序优化策略 | 第45-53页 |
| 4.1.1 基于权重的优化策略 | 第46-49页 |
| 4.1.2 基于有用偏差的优化策略 | 第49-53页 |
| 4.2 实验数据分析 | 第53-54页 |
| 4.3 本章小结 | 第54-55页 |
| 结论 | 第55-56页 |
| 参考文献 | 第56-59页 |
| 致谢 | 第59-61页 |
