| 摘要 | 第6-7页 |
| Abstract | 第7页 |
| 符号说明 | 第10-11页 |
| 第一章 引言 | 第11-14页 |
| 1.1 课题背景 | 第11页 |
| 1.2 课题的市场价值 | 第11-13页 |
| 1.3 本论文的主要内容 | 第13-14页 |
| 第二章 IC 后端设计介绍 | 第14-25页 |
| 2.1 前端设计主要步骤简介 | 第14页 |
| 2.2 后端设计主要步骤介绍 | 第14-25页 |
| 2.2.1 可测性设计（DFT） | 第16-17页 |
| 2.2.2 形式验证（FM） | 第17页 |
| 2.2.3 布局规划(Floorplan) | 第17-18页 |
| 2.2.4 物理综合(Physical Synthesis) | 第18-19页 |
| 2.2.5 时钟树(Clock Tree) | 第19-21页 |
| 2.2.6 功耗分析(Power) | 第21页 |
| 2.2.7 寄生参数提取(RC extraction) | 第21-22页 |
| 2.2.8 时序收敛(Timing closure) | 第22-23页 |
| 2.2.9 信号完整性的挑战(Signal Integrity) | 第23页 |
| 2.2.10 可制造性设计、面向良率的设计(DFM/DFY) | 第23-24页 |
| 2.2.11 物理验证(PV) | 第24-25页 |
| 第三章 基于65 纳米工艺的 ARM9 核的后端物理实现 | 第25-64页 |
| 3.1 课题 ARM9 核设计流程和目标 | 第25-27页 |
| 3.1.1 ARM9 核设计流程 | 第25页 |
| 3.1.2 ARM9 核设计目标 | 第25-27页 |
| 3.2 可测性设计 | 第27-32页 |
| 3.2.1 ARM9 可测性设计模式的配置 | 第27-28页 |
| 3.2.2 ARM9 核 Scan 电路的插入及其仿真 | 第28-29页 |
| 3.2.3 ARM9 核 MBist 电路的插入及其仿真 | 第29-31页 |
| 3.2.4 DFT 测试电路造成的额外开销分析 | 第31页 |
| 3.2.5 DFT 的时序约束文件的产生 | 第31-32页 |
| 3.3 布局规划 | 第32-39页 |
| 3.3.1 ARM9 核的布局规划尝试 | 第32-37页 |
| 3.3.2 65 纳米工艺下 ARM9 核布局规划的特殊考量 | 第37-38页 |
| 3.3.3 ARM9 核的布局规划结果分析 | 第38-39页 |
| 3.4 物理综合 | 第39-46页 |
| 3.4.1 ICC 工具的简介 | 第39-40页 |
| 3.4.2 ARM9 核的 ICC 物理综合及其结果分析 | 第40-44页 |
| 3.4.3 65 纳米工艺漏电流问题在物理综合时的优化 | 第44-46页 |
| 3.5 时钟树综合 | 第46-49页 |
| 3.5.1 ARM9 时钟结构 | 第46页 |
| 3.5.2 ARM9 核时钟树的形成及其结果分析 | 第46-48页 |
| 3.5.3 65 纳米下时钟树性能指标的选择讨论 | 第48-49页 |
| 3.6 寄生参数提取 | 第49-52页 |
| 3.6.1 65 纳米工艺寄生参数的复杂性 | 第49-50页 |
| 3.6.2 ARM9 实验采用寄生参数提取流程 | 第50-52页 |
| 3.7 功耗分析 | 第52-56页 |
| 3.7.1 ARM9 核电源网络功耗分析流程 | 第52-53页 |
| 3.7.2 ARM9 核电源网络功耗分析 | 第53-56页 |
| 3.8 时序收敛 | 第56-61页 |
| 3.8.1 ARM9 核的时序收敛流程 | 第56-58页 |
| 3.8.2 ARM9 核的时序收敛报告 | 第58-59页 |
| 3.8.3 65 纳米工艺下时序收敛流程以及设计余量的讨论 | 第59-61页 |
| 3.9 形式验证 | 第61-62页 |
| 3.9.1 ARM9 核后端设计的形式验证 | 第61-62页 |
| 3.9.2 ARM9 核后端设计中形式验证的等价方法 | 第62页 |
| 3.10 物理验证 | 第62-64页 |
| 3.10.1 ARM9 DRC 验证 | 第62-63页 |
| 3.10.2 ARM9 LVS 验证 | 第63-64页 |
| 第四章 65 纳米工艺下 ARM9 核后端设计的挑战 | 第64-82页 |
| 4.1 信号完整性 | 第64-72页 |
| 4.1.1 信号完整性的现象 | 第64-66页 |
| 4.1.2 ARM9 核信号完整性问题防治方法 | 第66-67页 |
| 4.1.3 ARM9 核与外界的信号完整性防治 | 第67-69页 |
| 4.1.4 ARM9 核内部的信号完整性预防措施 | 第69-70页 |
| 4.1.5 ARM9 核内部的信号完整性修正方法 | 第70-72页 |
| 4.2 可制造性设计、面向良率的设计 | 第72-82页 |
| 4.2.1 DFM/DFY 优化的必要性 | 第72-74页 |
| 4.2.2 ARM9 核 DFM/DFY 优化 | 第74-80页 |
| 4.2.3 DFM/DFY 后良率提升研究 | 第80-82页 |
| 第五章 65 纳米工艺与90 纳米工艺的比较 | 第82-86页 |
| 5.1 比较的前提 | 第82页 |
| 5.2 比较的结果及其分析 | 第82-86页 |
| 第六章 结论 | 第86-89页 |
| 参考文献 | 第89-91页 |
| 附录 A. DFT Complier 插入 Scan 电路脚本 | 第91页 |
| 附录 B. MbistArchitecture 插入 Mbist 电路脚本 | 第91页 |
| 附录 C. ICC 漏电流优化脚本 | 第91-92页 |
| 附录 D. RedHawk 功耗分析脚本 | 第92页 |
| 附录 E. PTSI 时序分析分析脚本 | 第92-93页 |
| 致谢 | 第93页 |
| 攻读硕士研究生期间所发表的学术论文 | 第93页 |
