| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-17页 |
| 1.1 课题背景及研究的目的和意义 | 第8-9页 |
| 1.2 跳频通信体制的发展概况 | 第9-15页 |
| 1.2.1 CHESS 系统 | 第9-11页 |
| 1.2.2 SINCGARS 系统 | 第11-12页 |
| 1.2.3 JTIDS 系统 | 第12-15页 |
| 1.3 跳频通信的研究现状及发展趋势 | 第15-16页 |
| 1.4 本文的主要研究内容及结构安排 | 第16-17页 |
| 第2章 跳频通信基本理论 | 第17-32页 |
| 2.1 扩频通信基本理论 | 第17-19页 |
| 2.1.1 扩频通信的理论基础 | 第17-18页 |
| 2.1.2 扩频通信的模型 | 第18页 |
| 2.1.3 扩频通信系统的分类 | 第18-19页 |
| 2.2 跳频通信技术 | 第19-25页 |
| 2.2.1 跳频通信系统的组成 | 第19页 |
| 2.2.2 跳频通信系统的信号结构 | 第19-20页 |
| 2.2.3 跳频序列设计 | 第20-23页 |
| 2.2.4 跳频频率合成 | 第23-25页 |
| 2.2.5 跳频通信的主要参数 | 第25页 |
| 2.3 跳频同步的基本原理 | 第25-31页 |
| 2.3.1 跳频信号的模型及跳频同步过程 | 第26-27页 |
| 2.3.2 跳频同步方法 | 第27-28页 |
| 2.3.3 跳频同步捕获 | 第28-30页 |
| 2.3.4 同步的跟踪 | 第30-31页 |
| 2.4 软件无线电技术 | 第31页 |
| 2.5 本章小结 | 第31-32页 |
| 第3章 高速宽带跳频系统硬件平台设计 | 第32-45页 |
| 3.1 硬件平台的总体结构 | 第32-33页 |
| 3.2 电源模块设计 | 第33-35页 |
| 3.3 时钟模块设计 | 第35-39页 |
| 3.3.1 时钟源分配 | 第35-36页 |
| 3.3.2 AD9516-0 外围电路配置 | 第36-37页 |
| 3.3.3 内部寄存器配置 | 第37-38页 |
| 3.3.4 测试结果 | 第38-39页 |
| 3.4 FPGA 配置下载接口设计 | 第39-40页 |
| 3.5 模拟前端部分设计 | 第40-43页 |
| 3.5.1 直接数字频率合成(DDS)模块 | 第40-41页 |
| 3.5.2 模数转换模块(ADC)和数模转换模块(DAC) | 第41-43页 |
| 3.6 基带处理与控制部分设计 | 第43-44页 |
| 3.7 本章小结 | 第44-45页 |
| 第4章 基带处理单元设计及 FPGA 实现 | 第45-62页 |
| 4.1 跳频系统发射机基带处理设计 | 第45-51页 |
| 4.1.1 跳频时钟计算 | 第46页 |
| 4.1.2 发送消息格式 | 第46-48页 |
| 4.1.3 FSK 基带调制 | 第48-49页 |
| 4.1.4 跳频序列设计与实现 | 第49-50页 |
| 4.1.5 测试结果 | 第50-51页 |
| 4.2 跳频系统接收机基带处理设计 | 第51-60页 |
| 4.2.1 FSK 解调 | 第52-55页 |
| 4.2.2 载波同步和位同步设计 | 第55-57页 |
| 4.2.3 跳频同步 | 第57-59页 |
| 4.2.4 测试结果 | 第59-60页 |
| 4.3 本章小结 | 第60-62页 |
| 结论 | 第62-63页 |
| 参考文献 | 第63-67页 |
| 致谢 | 第67页 |