| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 1 绪论 | 第7-11页 |
| 1.1 研究历史背景和意义 | 第7-8页 |
| 1.2 国内外研究现状及发展趋势 | 第8-10页 |
| 1.2.1 子阵级自适应单脉冲算法研究现状 | 第8页 |
| 1.2.2 子阵级数字阵列雷达发展现状 | 第8-10页 |
| 1.3 本文的主要工作和内容安排 | 第10-11页 |
| 2 子阵级数字阵列雷达系统结构及关键技术 | 第11-20页 |
| 2.1 子阵级数字阵列雷达系统结构与工作流程 | 第11-12页 |
| 2.2 自适应DBF处理器工作流程与指标要求 | 第12-13页 |
| 2.3 ADBF处理器实现方案 | 第13-14页 |
| 2.4 自适应DBF处理器关键技术 | 第14-19页 |
| 2.4.1 自适应单脉冲测角算法 | 第14-18页 |
| 2.4.2 高速并行处理和实时数据传输技术 | 第18-19页 |
| 2.5 本章小节 | 第19-20页 |
| 3 硬件电路设计与调试 | 第20-52页 |
| 3.1 硬件电路整体概述 | 第20-21页 |
| 3.2 硬件电路设计 | 第21-33页 |
| 3.2.1 电源电路的设计 | 第21-25页 |
| 3.2.2 时钟电路的设计 | 第25-27页 |
| 3.2.3 DSP电路设计 | 第27-32页 |
| 3.2.4 Spartan3AN FPGA电路设计 | 第32页 |
| 3.2.5 PCB设计 | 第32-33页 |
| 3.3 硬件电路的调试与测试 | 第33-51页 |
| 3.3.1 ADBF处理板电源 | 第33-36页 |
| 3.3.2 ADBF处理板时钟 | 第36-37页 |
| 3.3.3 DSP Boot与程序固化 | 第37-39页 |
| 3.3.4 DSP DDR3接口 | 第39-41页 |
| 3.3.5 DSP与FPGA EMIF接口 | 第41-43页 |
| 3.3.6 DSP与FPGA SRIO接口 | 第43-49页 |
| 3.3.7 DSP千兆网口 | 第49-51页 |
| 3.4 本章小节 | 第51-52页 |
| 4 软件程序设计与验证 | 第52-70页 |
| 4.1 DSP程序功能要求 | 第52-53页 |
| 4.2 DSP整体工作流程及实现框架 | 第53-54页 |
| 4.3 DSP与外围的互连逻辑与信号定义 | 第54-58页 |
| 4.4 DSP软件总体流程说明 | 第58-60页 |
| 4.5 ADBF处理器上位机软件介绍 | 第60-61页 |
| 4.6 DSP主要功能介绍与验证 | 第61-68页 |
| 4.6.1 自检功能 | 第61页 |
| 4.6.2 通道校准功能 | 第61-64页 |
| 4.6.3 自适应单脉冲算法 | 第64-68页 |
| 4.7 DSP程序优化思路与优化方法 | 第68-69页 |
| 4.8 本章小节 | 第69-70页 |
| 5 ADBF处理器功能的系统实验测试 | 第70-74页 |
| 5.1 测试平台构建 | 第70-71页 |
| 5.2 测试流程及测试结果分析 | 第71-74页 |
| 6 总结与展望 | 第74-75页 |
| 致谢 | 第75-76页 |
| 参考文献 | 第76-79页 |
| 附录 | 第79页 |