基于PowerPC处理器的报靶数据网关系统硬件设计
| 致谢 | 第4-5页 |
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 1 绪论 | 第9-17页 |
| 1.1 课题的背景和意义 | 第9-10页 |
| 1.2 相关研究概述 | 第10-15页 |
| 1.2.1 数据交换技术的发展与现状 | 第10-12页 |
| 1.2.2 网关概述 | 第12-13页 |
| 1.2.3 PowerPC处理器概述 | 第13-15页 |
| 1.3 课题研究内容和文章组织结构 | 第15-17页 |
| 1.3.1 课题研究内容 | 第15页 |
| 1.3.2 文章组织结构 | 第15-17页 |
| 2 系统硬件总体设计 | 第17-25页 |
| 2.1 靶场报靶系统总体架构 | 第17-18页 |
| 2.2 网关系统需求分析 | 第18-21页 |
| 2.3 网关系统硬件整体方案设计 | 第21-24页 |
| 2.3.1 系统总体架构 | 第21-23页 |
| 2.3.2 系统模块划分 | 第23-24页 |
| 2.4 本章小结 | 第24-25页 |
| 3 系统硬件详细设计 | 第25-63页 |
| 3.1 处理器模块设计 | 第25-40页 |
| 3.1.1 DDR3 SDRAM接口 | 第26-29页 |
| 3.1.2 百兆以太网接口 | 第29-31页 |
| 3.1.3 千兆以太网接口 | 第31-34页 |
| 3.1.4 RS-232接口 | 第34-35页 |
| 3.1.5 RS-422接口 | 第35-37页 |
| 3.1.6 Flash接口 | 第37-39页 |
| 3.1.7 I2C接口 | 第39-40页 |
| 3.1.8 JTAG调试接口 | 第40页 |
| 3.2 FPGA与复位模块设计 | 第40-43页 |
| 3.3 时钟模块设计 | 第43-45页 |
| 3.4 电源模块设计 | 第45-51页 |
| 3.5 系统硬件实现 | 第51-62页 |
| 3.5.1 PCB布局 | 第52-55页 |
| 3.5.2 PCB布线 | 第55-60页 |
| 3.5.3 PCB设计结果 | 第60-62页 |
| 3.6 本章小结 | 第62-63页 |
| 4 系统测试 | 第63-78页 |
| 4.1 系统硬件测试 | 第63页 |
| 4.2 电源测试 | 第63-66页 |
| 4.3 时钟信号测试 | 第66-70页 |
| 4.4 DDR SDRAM测试 | 第70-72页 |
| 4.5 系统功能测试 | 第72-77页 |
| 4.5.1 CPU的启动与复位 | 第72-74页 |
| 4.5.2 Flash测试 | 第74页 |
| 4.5.3 接口光功率测试 | 第74-75页 |
| 4.5.4 网络传输测试 | 第75-77页 |
| 4.5.5 结果分析 | 第77页 |
| 4.6 本章小结 | 第77-78页 |
| 5 总结与展望 | 第78-80页 |
| 5.1 总结 | 第78-79页 |
| 5.2 展望 | 第79-80页 |
| 参考文献 | 第80-84页 |
| 作者简历 | 第84页 |
