| 致谢 | 第5-7页 |
| 摘要 | 第7-8页 |
| ABSTRACT | 第8页 |
| 1 引言 | 第14-24页 |
| 1.1 特征尺寸减小带来的挑战 | 第14-15页 |
| 1.2 ADC的主要分类 | 第15-22页 |
| 1.2.1 快闪型ADC | 第15-16页 |
| 1.2.2 两级快闪型ADC | 第16-17页 |
| 1.2.3 流水线型ADC | 第17-18页 |
| 1.2.4 逐次逼近型ADC | 第18-20页 |
| 1.2.5 过采样型ADC | 第20-22页 |
| 1.3 研究内容以及论文架构 | 第22-24页 |
| 2 SAR ADC设计研究 | 第24-37页 |
| 2.1 ADC的性能指标 | 第24-29页 |
| 2.1.1 量化误差 | 第24-25页 |
| 2.1.2 最小分辨电压 | 第25页 |
| 2.1.3 微分非线性与积分非线性 | 第25-26页 |
| 2.1.4 失调电压 | 第26-27页 |
| 2.1.5 增益误差 | 第27-28页 |
| 2.1.6 信噪比、SNDR、有效位数与品质因数 | 第28-29页 |
| 2.2 电容阵列设计考量 | 第29-31页 |
| 2.3 电容阵列校正技术简介 | 第31-32页 |
| 2.4 比较器设计研究 | 第32-36页 |
| 2.5 本章总结 | 第36-37页 |
| 3 具有数字后端校正功能的电容分段式SAR ADC设计 | 第37-65页 |
| 3.1 电容阵列设计 | 第37-44页 |
| 3.1.1 传统电容开关策略分析 | 第37-41页 |
| 3.1.2 三态电荷重分配技术 | 第41-43页 |
| 3.1.3 9位SAR ADC的电容阵列设计 | 第43-44页 |
| 3.2 数字后端冗余校正方法设计 | 第44-55页 |
| 3.2.1 桥电容失配引起的非线性分析 | 第44-48页 |
| 3.2.2 冗余校正算法设计 | 第48-51页 |
| 3.2.3 校正电路实现 | 第51-55页 |
| 3.3 比较器设计 | 第55-61页 |
| 3.4 采样开关设计 | 第61-62页 |
| 3.5 异步时钟设计 | 第62-64页 |
| 3.6 本章总结 | 第64-65页 |
| 4 版图设计、后仿结果以及封装测试 | 第65-75页 |
| 4.1 版图设计 | 第65-67页 |
| 4.2 后仿结果 | 第67-73页 |
| 4.3 封装与测试 | 第73页 |
| 4.4 本章总结 | 第73-75页 |
| 5 未来工作与展望 | 第75-77页 |
| 参考文献 | 第77-81页 |
| 攻读学位期间科研成果 | 第81页 |