流水线ADC数字后台校准方法研究
致谢 | 第5-6页 |
摘要 | 第6-7页 |
ABSTRACT | 第7页 |
1 引言 | 第11-15页 |
1.1 研究背景及意义 | 第11-12页 |
1.2 国内外研究现状 | 第12-13页 |
1.3 研究内容和论文的组织结构 | 第13-15页 |
2 流水线ADC基础理论 | 第15-31页 |
2.1 ADC基本工作原理 | 第15页 |
2.2 流水线ADC结构与工作原理 | 第15-19页 |
2.2.1 Sub-ADC电路 | 第16-17页 |
2.2.2 MDAC电路 | 第17-18页 |
2.2.3 数字校正电路 | 第18-19页 |
2.3 流水线ADC误差分析 | 第19-25页 |
2.3.1 热噪声 | 第19-20页 |
2.3.2 采样时间的不确定性 | 第20页 |
2.3.3 电荷注入与时钟馈通 | 第20-21页 |
2.3.4 比较器失调 | 第21页 |
2.3.5 Sub-DAC误差 | 第21-22页 |
2.3.6 电容失配 | 第22-23页 |
2.3.7 运放有限增益误差 | 第23-24页 |
2.3.8 运算放大器的非线性误差 | 第24-25页 |
2.4 ADC的主要性能指标 | 第25-30页 |
2.4.1 静态性能参数 | 第25-28页 |
2.4.2 动态性能参数 | 第28-30页 |
2.5 本章小结 | 第30-31页 |
3 基于Simulink的数字后台校准算法研究 | 第31-47页 |
3.1 校准技术概述 | 第31-32页 |
3.2 数字后台校正算法设计 | 第32-37页 |
3.2.1 算法原理 | 第32-35页 |
3.2.2 校准算法实现方案 | 第35-37页 |
3.3 校准算法的仿真分析 | 第37-46页 |
3.3.1 流水线ADC建模 | 第37-41页 |
3.3.2 流水线ADC仿真 | 第41-42页 |
3.3.3 校准算法建模与实现 | 第42-45页 |
3.3.4 仿真数据分析 | 第45-46页 |
3.4 本章小结 | 第46-47页 |
4 数字后台校准算法的VLSI实现 | 第47-81页 |
4.1 数字集成电路设计流程 | 第47-48页 |
4.2 数字后台校准算法整体电路结构 | 第48-54页 |
4.2.1 复位模块 | 第48-49页 |
4.2.2 FSM时序控制模块 | 第49-51页 |
4.2.3 单级校准模块 | 第51页 |
4.2.4 PN序列产生模块 | 第51页 |
4.2.5 数据合成与输出控制模块 | 第51-53页 |
4.2.6 整体电路连接 | 第53-54页 |
4.3 功能仿真 | 第54-55页 |
4.4 FPGA验证 | 第55-60页 |
4.4.1 FPGA验证整体结构 | 第55-56页 |
4.4.2 关键模块设计 | 第56-59页 |
4.4.3 FGPA整体验证过程 | 第59-60页 |
4.5 逻辑综合 | 第60-68页 |
4.5.1 变量设置 | 第61-62页 |
4.5.2 初始环境设置 | 第62页 |
4.5.3 设计输入 | 第62-63页 |
4.5.4 环境约束 | 第63-64页 |
4.5.5 设计约束 | 第64-66页 |
4.5.6 编译设计 | 第66-67页 |
4.5.7 生成网表与报告 | 第67-68页 |
4.5.8 综合结果 | 第68页 |
4.6 布局布线前STA | 第68-69页 |
4.7 形式验证 | 第69-70页 |
4.8 物理设计 | 第70-79页 |
4.8.1 读入设计 | 第70页 |
4.8.2 布图规划 | 第70-72页 |
4.8.3 电源规划 | 第72-73页 |
4.8.4 布局及优化 | 第73-74页 |
4.8.5 时钟树综合及优化 | 第74-76页 |
4.8.6 布线及优化 | 第76-77页 |
4.8.7 功耗分析 | 第77-78页 |
4.8.8 版图验证 | 第78页 |
4.8.9 提取寄生参数与相关文件导出 | 第78-79页 |
4.9 布局布线后STA | 第79页 |
4.10 物理验证 | 第79-80页 |
4.11 本章小结 | 第80-81页 |
5 结论 | 第81-83页 |
5.1 论文总结 | 第81页 |
5.2 论文展望 | 第81-83页 |
参考文献 | 第83-87页 |
作者简历及攻读硕士学位期间取得的研究成果 | 第87-91页 |
学位论文数据集 | 第91页 |