基于游标延时环的全数字锁相环研究与设计
| 摘要 | 第1-6页 |
| ABSTRACT | 第6-10页 |
| 第一章 绪论 | 第10-13页 |
| ·锁相环的研究背景 | 第10-11页 |
| ·ADPLL的研究意义及发展方向 | 第11-12页 |
| ·文章的结构安排 | 第12-13页 |
| 第二章 锁相环原理 | 第13-22页 |
| ·锁相环的原理 | 第13页 |
| ·锁相环的结构 | 第13-18页 |
| ·鉴相器 | 第13-15页 |
| ·环路滤波器 | 第15-16页 |
| ·压控振荡器 | 第16-18页 |
| ·锁相环相位模型和传输函数 | 第18-19页 |
| ·锁相环的实际应用 | 第19-21页 |
| ·本章小结 | 第21-22页 |
| 第三章 全数字锁相环 | 第22-45页 |
| ·全数字锁相环原理 | 第22-23页 |
| ·全数字锁相环结构 | 第23-42页 |
| ·数字鉴相鉴频器 | 第23-26页 |
| ·时间数字转换器 | 第26-35页 |
| ·TDC概述 | 第26-27页 |
| ·TDC性能参数 | 第27页 |
| ·TDC的结构比较 | 第27-35页 |
| ·数字环路滤波器 | 第35-36页 |
| ·数控振荡器 | 第36-42页 |
| ·全数字锁相环的数学模型 | 第42-44页 |
| ·本章小结 | 第44-45页 |
| 第四章 全数字锁相环设计及仿真 | 第45-63页 |
| ·鉴相器设计 | 第45-47页 |
| ·时间数字转换器设计 | 第47-52页 |
| ·数控振荡器的设计 | 第52-55页 |
| ·分频器设计 | 第55页 |
| ·数字环路滤波器设计 | 第55-61页 |
| ·全数字锁相环的设计 | 第61-62页 |
| ·本章小结 | 第62-63页 |
| 第五章 基于数字IC流程的VRTDC设计 | 第63-79页 |
| ·数字IC设计流程概述 | 第63-64页 |
| ·前端设计 | 第64-72页 |
| ·RTL设计 | 第64-67页 |
| ·逻辑综合 | 第67-70页 |
| ·静态时序分析 | 第70-72页 |
| ·后端设计 | 第72-77页 |
| ·Floorplan | 第73页 |
| ·Placement | 第73-74页 |
| ·CTS | 第74-75页 |
| ·Routing | 第75页 |
| ·DFM与VRTDC后端设计 | 第75-77页 |
| ·VRTDC测试 | 第77页 |
| ·本章小结 | 第77-79页 |
| 第六章 结论 | 第79-80页 |
| 致谢 | 第80-81页 |
| 参考文献 | 第81-83页 |
| 攻硕期间取得的研究成果 | 第83-84页 |
