带验证功能的存储体设计与实现
| 摘要 | 第1-11页 |
| ABSTRACT | 第11-12页 |
| 第一章 绪论 | 第12-16页 |
| ·课题研究背景 | 第12-13页 |
| ·国内外研究现状 | 第13-14页 |
| ·课题研究的主要内容及成果 | 第14-15页 |
| ·本文的组织结构 | 第15-16页 |
| 第二章 带验证功能的SRAM 概述 | 第16-24页 |
| ·SRAM 结构概述 | 第16-17页 |
| ·SRAM 读写操作的时序 | 第17-18页 |
| ·带验证功能的SRAM | 第18-19页 |
| ·输入输出端口说明 | 第19-20页 |
| ·SRAM 存储单元 | 第20-23页 |
| ·小结 | 第23-24页 |
| 第三章 高速SRAM 数据通路设计 | 第24-36页 |
| ·高速SRAM 译码电路的设计 | 第24-28页 |
| ·静态译码器 | 第24-25页 |
| ·动态译码器 | 第25-26页 |
| ·高速混合译码器设计 | 第26-28页 |
| ·预充电电路设计 | 第28-29页 |
| ·写入电路设计 | 第29-30页 |
| ·读出电路设计 | 第30-35页 |
| ·差分电压灵敏放大器 | 第30-31页 |
| ·交叉耦合型灵敏放大器 | 第31-32页 |
| ·锁存型灵敏放大器 | 第32-34页 |
| ·三种灵敏放大器的比较分析 | 第34-35页 |
| ·小结 | 第35-36页 |
| 第四章 SRAM 可验证性设计 | 第36-50页 |
| ·验证方法简述 | 第36-37页 |
| ·SRAM 流片后可验证性设计的原理 | 第37-38页 |
| ·读操作逻辑的正确性验证 | 第38-42页 |
| ·读操作验证方案 | 第38-39页 |
| ·读操作功能验证的电路实现 | 第39-41页 |
| ·读操作可验证性设计的模拟分析 | 第41-42页 |
| ·译码逻辑的功能验证 | 第42-44页 |
| ·译码逻辑的验证方案 | 第42-43页 |
| ·译码逻辑验证的模拟分析 | 第43-44页 |
| ·写操作逻辑的正确性验证 | 第44-45页 |
| ·写操作逻辑的验证方案 | 第44-45页 |
| ·写操作逻辑的模拟分析 | 第45页 |
| ·测试冗余列设计 | 第45-48页 |
| ·冗余列电路设计 | 第46-47页 |
| ·冗余列电路模拟分析 | 第47-48页 |
| ·小结 | 第48-50页 |
| 第五章 SRAM 版图设计以及版图后模拟 | 第50-66页 |
| ·层次化全定制版图设计 | 第50-54页 |
| ·全定制版图设计流程 | 第50-53页 |
| ·SRAM 版图整体布局规划 | 第53-54页 |
| ·SRAM 单元模块的版图设计 | 第54-57页 |
| ·电源地网络的设计 | 第57-62页 |
| ·芯片的功耗估计和分析 | 第58页 |
| ·全局电源的定义 | 第58页 |
| ·电源环线设计 | 第58-59页 |
| ·电源条线设计 | 第59-61页 |
| ·IR Drop 分析 | 第61-62页 |
| ·SRAM 版图后模拟验证 | 第62-65页 |
| ·寄生参数的提取 | 第62页 |
| ·版图后模拟 | 第62-65页 |
| ·小结 | 第65-66页 |
| 第六章 结束语 | 第66-68页 |
| ·课题工作总结 | 第66页 |
| ·未来工作展望 | 第66-68页 |
| 致谢 | 第68-69页 |
| 参考文献 | 第69-72页 |
| 作者在学期间取得的学术成果 | 第72页 |
