8位高速DAC的研究与设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-12页 |
| 1.1 研究背景和意义 | 第8页 |
| 1.2 国内外研究现状 | 第8-9页 |
| 1.3 论文结构及工作 | 第9-12页 |
| 1.3.1 研究内容 | 第9-10页 |
| 1.3.2 设计指标 | 第10页 |
| 1.3.3 取得的成果及组织架构 | 第10-12页 |
| 第2章 DAC的基本原理及常用结构 | 第12-20页 |
| 2.1 DAC的基本原理 | 第12-13页 |
| 2.2 DAC的性能参数 | 第13-16页 |
| 2.2.1 DAC的静态性能参数 | 第13-15页 |
| 2.2.2 DAC的动态性能参数 | 第15-16页 |
| 2.3 DAC的基本结构 | 第16-19页 |
| 2.3.1 电压按比例缩放DAC | 第16页 |
| 2.3.2 电荷按比例缩放DAC | 第16-17页 |
| 2.3.3 电流按比例缩放DAC | 第17-19页 |
| 2.4 本章小结 | 第19-20页 |
| 第3章 高速电流舵DAC性能分析 | 第20-30页 |
| 3.1 电流源匹配误差分析 | 第20-22页 |
| 3.1.1 随机误差 | 第20-21页 |
| 3.1.2 系统误差 | 第21-22页 |
| 3.2 电流源的有限输出阻抗 | 第22-26页 |
| 3.2.1 输出阻抗对静态性能的影响 | 第23-24页 |
| 3.2.2 输出阻抗对动态性能的影响 | 第24-25页 |
| 3.2.3 电流源输出阻抗的高频特性 | 第25-26页 |
| 3.3 译码方式 | 第26-29页 |
| 3.3.1 二进制译码 | 第26-27页 |
| 3.3.2 温度计译码 | 第27-28页 |
| 3.3.3 分段译码 | 第28-29页 |
| 3.4 本章小结 | 第29-30页 |
| 第4章 8位高速电流舵DAC设计 | 第30-50页 |
| 4.1 8 位电流舵DAC设计指标 | 第30页 |
| 4.2 8 位电流舵DAC系统架构 | 第30页 |
| 4.3 带隙基准电压源 | 第30-36页 |
| 4.3.1 带隙基准电压源的原理 | 第31-33页 |
| 4.3.2 带隙基准电压源的设计 | 第33-35页 |
| 4.3.3 带隙电路的仿真结果 | 第35-36页 |
| 4.4 电压转电流电路和电流源栅压产生电路 | 第36-37页 |
| 4.5 电流源和开关管 | 第37-40页 |
| 4.5.1 电流源和开关管 | 第38-39页 |
| 4.5.2 电流源阵列的版图分布 | 第39-40页 |
| 4.6 输入寄存器 | 第40-42页 |
| 4.7 温度计译码电路 | 第42-45页 |
| 4.8 开关驱动波形产生电路 | 第45-47页 |
| 4.8.1 差分管源级电压抖动分析 | 第45-46页 |
| 4.8.2 开关驱动波形产生电路设计 | 第46-47页 |
| 4.9 时钟驱动 | 第47-48页 |
| 4.10 本章小结 | 第48-50页 |
| 第5章 版图设计与后仿真 | 第50-64页 |
| 5.1 版图设计考虑因素 | 第50-52页 |
| 5.2 数模混合集成电路版图 | 第52页 |
| 5.3 8 位高速DAC版图设计 | 第52-55页 |
| 5.4 8 位高速电流舵DAC的系统后仿真 | 第55-61页 |
| 5.4.1 静态性能后仿真 | 第55-57页 |
| 5.4.2 动态性能后仿真 | 第57-61页 |
| 5.5 后仿真与设计指标对比 | 第61-62页 |
| 5.6 本章小结 | 第62-64页 |
| 第6章 8位高速DAC测试方案 | 第64-66页 |
| 6.1 芯片介绍 | 第64页 |
| 6.2 静态性能测试方案 | 第64-65页 |
| 6.3 动态性能测试方案 | 第65-66页 |
| 第7章 总结与展望 | 第66-68页 |
| 7.1 总结 | 第66页 |
| 7.2 展望 | 第66-68页 |
| 参考文献 | 第68-72页 |
| 致谢 | 第72-74页 |
| 攻读硕士学位期间发表的论文 | 第74页 |
