高速网络数据包解析器设计与FPGA实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 缩略词表 | 第14-15页 |
| 第一章 绪论 | 第15-22页 |
| 1.1 研究背景 | 第15-16页 |
| 1.2 国内外研究动态 | 第16-21页 |
| 1.3 本文研究内容及组织结构 | 第21-22页 |
| 第二章 以太网标准及各层协议封装理论 | 第22-33页 |
| 2.1 以太网发展历程简介 | 第22页 |
| 2.2 以太网帧结构 | 第22-24页 |
| 2.3 以太网帧的封装过程及解包过程 | 第24-32页 |
| 2.3.1 以太网帧的封装过程 | 第24-27页 |
| 2.3.2 协议树构造过程 | 第27-29页 |
| 2.3.3 以太网帧的解析过程 | 第29-32页 |
| 2.4 本章小结 | 第32-33页 |
| 第三章 高速网络数据包解析器架构设计及处理方案 | 第33-48页 |
| 3.1 高速网络数据包解析器架构设计 | 第33-36页 |
| 3.2 高速网络数据包数据处理方案 | 第36-42页 |
| 3.2.1 输入数据处理方案 | 第36-38页 |
| 3.2.2 输出数据处理方案 | 第38-42页 |
| 3.3 高速网络数据包解析器离线配置方案 | 第42-47页 |
| 3.3.1 协议树转换过程 | 第43-45页 |
| 3.3.2 特征值提取算法分析 | 第45-46页 |
| 3.3.3 特征值提取映射过程 | 第46-47页 |
| 3.4 本章小结 | 第47-48页 |
| 第四章 高速网络数据包解析器FPGA实现 | 第48-70页 |
| 4.1 FPGA设计流程和设计平台介绍 | 第48-50页 |
| 4.1.1 FPGA设计流程 | 第48-49页 |
| 4.1.2 设计平台介绍 | 第49-50页 |
| 4.2 高速网络数据包解析器FPGA实现 | 第50-69页 |
| 4.2.1 输入数据处理模块 | 第55-59页 |
| 4.2.2 协议解析模块 | 第59-65页 |
| 4.2.3 输出数据处理模块 | 第65-68页 |
| 4.2.4 其他处理模块 | 第68-69页 |
| 4.3 本章小结 | 第69-70页 |
| 第五章 高速网络数据包解析器测试验证 | 第70-77页 |
| 5.1 RTL级功能仿真 | 第70-72页 |
| 5.1.1 验证方案 | 第70-71页 |
| 5.1.2 仿真结果分析 | 第71-72页 |
| 5.2 FPGA板级验证 | 第72-75页 |
| 5.2.1 验证方案 | 第72-73页 |
| 5.2.2 测试结果分析 | 第73-75页 |
| 5.3 资源综合及时序分析 | 第75-76页 |
| 5.4 本章小结 | 第76-77页 |
| 第六章 总结与展望 | 第77-79页 |
| 6.1 工作总结 | 第77-78页 |
| 6.2 展望 | 第78-79页 |
| 致谢 | 第79-80页 |
| 参考文献 | 第80-83页 |
| 个人简历及攻读硕士学位期间的研究成果 | 第83-84页 |
