| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 图表清单 | 第10-12页 |
| 缩略词 | 第12-13页 |
| 第一章 绪论 | 第13-17页 |
| 1.1 通信系统的基本模型及信道编码技术 | 第13-14页 |
| 1.2 LDPC 码的发展状况以及研究现状 | 第14-15页 |
| 1.3 LDPC 码的硬件实现研究现状 | 第15页 |
| 1.4 论文的章节分布 | 第15-17页 |
| 第二章 LDPC 码概述 | 第17-38页 |
| 2.1 线性分组码的基本概念 | 第17-20页 |
| 2.1.1 码字的性能影响因子 | 第18-19页 |
| 2.1.1.1 码率 | 第18页 |
| 2.1.1.2 最小汉明距离 | 第18-19页 |
| 2.1.1.3 错误系数 | 第19页 |
| 2.1.2 仿真结果分析 | 第19-20页 |
| 2.2 LDPC 码的基本概念 | 第20-22页 |
| 2.2.1 LDPC 码的定义 | 第20-21页 |
| 2.2.2 LDPC 码的二分图表示法（Tanner 图） | 第21-22页 |
| 2.2.3 LDPC 码的分类 | 第22页 |
| 2.3 LDPC 码的编码算法介绍 | 第22-24页 |
| 2.3.1 基于高斯消元的编码方法 | 第23页 |
| 2.3.2 基于近似下三角矩阵的编码方法 | 第23-24页 |
| 2.4 QC-LDPC 码的定义 | 第24-26页 |
| 2.5 QC-LDPC 码的校验矩阵构造 | 第26-32页 |
| 2.5.1 基于随机块填充法的校验矩阵的构造 | 第27页 |
| 2.5.2 基于有限域乘群的 QC-LDPC 码校检矩阵构造 | 第27-30页 |
| 2.5.3 基于子矩阵移位法的 QC-LDPC 码校验矩阵的构造 | 第30-32页 |
| 2.6 QC-LDPC 码校验矩阵构造举例 | 第32-37页 |
| 2.7 QC-LDPC 码的性能仿真分析 | 第37页 |
| 2.8 本章小结 | 第37-38页 |
| 第三章 LDPC 码的译码技术 | 第38-55页 |
| 3.1 概率域上的 BP 算法 | 第38-42页 |
| 3.2 对数域上的 BP 算法 | 第42-43页 |
| 3.3 最小和算法 | 第43-44页 |
| 3.4 改进的最小和算法 | 第44-45页 |
| 3.5 TDMP 译码机制 | 第45-51页 |
| 3.6 译码性能仿真分析 | 第51-54页 |
| 3.6.1 对数域的 BP 算法与最小和算法的译码性能比较 | 第51-52页 |
| 3.6.2 归一化最小和算法与最小和算法的性能比较 | 第52-53页 |
| 3.6.3 TPMP 算法和 TDMP 算法的译码性能对比 | 第53-54页 |
| 3.7 本章小结 | 第54-55页 |
| 第四章 基于 LDPC 码的网络编码协作通信系统 | 第55-71页 |
| 4.1 协作通信的基本原理 | 第55-57页 |
| 4.1.1 放大转发方式（AF） | 第55-56页 |
| 4.1.2 译码转发方式（DF） | 第56页 |
| 4.1.3 编码协作方式（CC） | 第56-57页 |
| 4.1.4 各种协作方式的比较 | 第57页 |
| 4.2 网络编码理论 | 第57-58页 |
| 4.3 网络编码与协作通信相结合 | 第58-61页 |
| 4.3.1 基于网络编码的多用户协作通信系统 | 第58-59页 |
| 4.3.2 基于网络编码的单向中继系统 | 第59-61页 |
| 4.4 基于 LDPC 码的网络编码协作通信系统 | 第61-65页 |
| 4.4.1 系统描述 | 第61-62页 |
| 4.4.2 网络编码协作通信系统的编码设计 | 第62-64页 |
| 4.4.3 等效校验矩阵中的消环策略分析 | 第64-65页 |
| 4.5 基于等效 Tanner 图的联合迭代译码 | 第65-68页 |
| 4.5.1 等效联合 Tanner 图 | 第65-66页 |
| 4.5.2 基于等效联合 Tanner 图的联合最小和迭代译码算法 | 第66-68页 |
| 4.6 仿真结果性能分析 | 第68-70页 |
| 4.7 本章小结 | 第70-71页 |
| 第五章 QC-LDPC 码译码器的 FPGA 设计 | 第71-89页 |
| 5.1 FPGA 的开发平台及设计流程 | 第71-72页 |
| 5.2 LDPC 码的译码器结构 | 第72-74页 |
| 5.2.1 串行结构 | 第72页 |
| 5.2.2 全并行结构 | 第72页 |
| 5.2.3 部分并行结构 | 第72-73页 |
| 5.2.4 分层译码结构 | 第73-74页 |
| 5.3 译码器的整体结构设计 | 第74-75页 |
| 5.4 译码器各个子模块的具体设计 | 第75-88页 |
| 5.4.1 输入缓存模块 | 第75-78页 |
| 5.4.2 校检结点更新模块 | 第78-81页 |
| 5.4.3 变量节点信息存储模块 | 第81-82页 |
| 5.4.4 校验节点信息存储模块 | 第82-83页 |
| 5.4.5 地址生成模块 | 第83-84页 |
| 5.4.6 译码状态控制模块 | 第84-86页 |
| 5.4.7 校验模块 | 第86-87页 |
| 5.4.8 输出缓存模块 | 第87-88页 |
| 5.5 本章小结 | 第88-89页 |
| 第六章 QC-LDPC 码的译码器仿真测试及性能分析 | 第89-93页 |
| 6.1 译码器资源消耗分析 | 第89-90页 |
| 6.2 译码器仿真测试 | 第90-91页 |
| 6.3 译码性能分析 | 第91-92页 |
| 6.4 本章小结 | 第92-93页 |
| 结论 | 第93-95页 |
| 参考文献 | 第95-99页 |
| 致谢 | 第99-100页 |
| 在学期间的研究成果及发表的学术论文 | 第100页 |
