| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第11-20页 |
| 1.1 信道编码基本理论 | 第11-12页 |
| 1.2 LDPC 码的研究现状 | 第12-15页 |
| 1.3 RS 的提出和应用背景 | 第15-16页 |
| 1.4 级联码的提出和它的优势 | 第16-18页 |
| 1.5 本文目的 | 第18页 |
| 1.6 本文结构 | 第18-19页 |
| 1.7 本章小结 | 第19-20页 |
| 第二章 RS 码与LDPC 级联码简介 | 第20-35页 |
| 2.1 LDPC 码的定义 | 第20-21页 |
| 2.2 泰纳（TANNER）图 | 第21-23页 |
| 2.3 常见的LDPC 编码方式 | 第23-29页 |
| 2.3.1 随机化构造LDPC码 | 第23-26页 |
| 2.3.2 代数构造EG-LDPC码和PG-LDPC码 | 第26-27页 |
| 2.3.3 部分几何LDPC 码 | 第27-28页 |
| 2.3.4 BIBD-LDPC码和PBIBD-LDPC码 | 第28-29页 |
| 2.4 有限域的概念 | 第29-30页 |
| 2.5 RS 码的编译码原理 | 第30-31页 |
| 2.6 与RS 码相关的级联码 | 第31-33页 |
| 2.7 衡量编码系统性能的指标 | 第33-34页 |
| 2.8 本章小结 | 第34-35页 |
| 第三章 高速RS+QC-LDPC 码的编译码方法 | 第35-44页 |
| 3.1 QC-LDPC 的定义 | 第35-36页 |
| 3.2 二次扩展QC-LDPC 码的构造过程 | 第36-37页 |
| 3.3 RU 算法和QC-LDPC 高效编码算法 | 第37-39页 |
| 3.4 LDPC 码的译码 | 第39-41页 |
| 3.5 高速QC-LDPC 码的构造 | 第41-43页 |
| 3.6 RS 码与QC-LDPC 码级联的优化 | 第43页 |
| 3.7 本章小结 | 第43-44页 |
| 第四章 高速RS+QC-LDPC 级联码的硬件实现 | 第44-54页 |
| 4.1 编码器中的关键电路 | 第44-51页 |
| 4.1.1 循环移位阵相乘 | 第44-46页 |
| 4.1.2 循环移位单位阵乘向量 | 第46-49页 |
| 4.1.3 向量加法电路 | 第49页 |
| 4.1.4 乒乓寄存器和RAM | 第49-51页 |
| 4.2 编码器的整体架构 | 第51-52页 |
| 4.2.1 流水级的划分 | 第51-52页 |
| 4.2.2 模块的封装 | 第52页 |
| 4.3 本章小结 | 第52-54页 |
| 第五章 编码器的验证和性能分析 | 第54-60页 |
| 5.1 编码器的验证 | 第54-57页 |
| 5.2 编码器的性能分析 | 第57-59页 |
| 5.3 本章小结 | 第59-60页 |
| 第六章 全文总结 | 第60-61页 |
| 6.1 主要结论 | 第60页 |
| 6.2 研究展望 | 第60-61页 |
| 参考文献 | 第61-64页 |
| 符号与标记（附录1） | 第64-65页 |
| 致谢 | 第65-66页 |
| 攻读硕士学位期间已发表或录用的论文 | 第66-68页 |
