| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第一章 绪论 | 第13-19页 |
| 1.1 研究背景 | 第13页 |
| 1.2 国内外研究现状 | 第13-16页 |
| 1.3 课题研究内容及本文创新点 | 第16-18页 |
| 1.3.1 研究内容 | 第16-17页 |
| 1.3.2 本文创新点 | 第17-18页 |
| 1.4 论文结构 | 第18-19页 |
| 第二章 功耗攻击技术和抗功耗攻击技术对比分析 | 第19-31页 |
| 2.1 功耗攻击的基本原理 | 第19-20页 |
| 2.1.1 功耗信息泄露机理 | 第19-20页 |
| 2.1.2 电磁信息泄露机理 | 第20页 |
| 2.2 功耗攻击基本步骤 | 第20-23页 |
| 2.3 抗功耗攻击技术分析 | 第23-28页 |
| 2.3.1 电路级防护技术分析 | 第23-26页 |
| 2.3.2 算法级防护技术分析 | 第26-27页 |
| 2.3.3 系统级防护技术分析 | 第27-28页 |
| 2.4 分组密码算法抗功耗攻击方案设计 | 第28-30页 |
| 2.5 本章小结 | 第30-31页 |
| 第三章 基于双轨预充电逻辑的功耗恒定单元设计 | 第31-45页 |
| 3.1 双轨电路主要功耗泄露类型研究 | 第31页 |
| 3.2 双轨逻辑电路的安全性评估 | 第31-38页 |
| 3.2.1 WDDL电路的安全性评估 | 第31-33页 |
| 3.2.2 MDPL电路的安全性评估 | 第33-37页 |
| 3.2.3 LBDL电路的安全性评估 | 第37-38页 |
| 3.3 MLBDL电路设计 | 第38-41页 |
| 3.3.1 改进的LUT逻辑单元 | 第38-40页 |
| 3.3.2 基于改进的LUT逻辑单元的MLBDL电路设计 | 第40-41页 |
| 3.4 MLBDL电路的安全性分析与评估 | 第41-44页 |
| 3.5 本章小结 | 第44-45页 |
| 第四章 基于复合域掩码的功耗随机化设计 | 第45-61页 |
| 4.1 有限域扩张理论分析 | 第45-46页 |
| 4.2 复合域掩码字节求逆变换设计 | 第46-53页 |
| 4.2.1 Oswald字节求逆运算 | 第47-48页 |
| 4.2.2 改进的复合域掩码字节求逆算法 | 第48-49页 |
| 4.2.3 改进的复合域掩码字节求逆算法的硬件电路实现方案 | 第49-53页 |
| 4.3 掩码AES密码电路设计 | 第53-55页 |
| 4.3.1 掩码AES加密数据路径设计 | 第53-54页 |
| 4.3.2 掩码AES加密控制时序设计 | 第54-55页 |
| 4.4 掩码AES设计的抗功耗攻击验证 | 第55-60页 |
| 4.4.1 仿真验证 | 第55-58页 |
| 4.4.2 实测验证 | 第58-60页 |
| 4.5 本章小结 | 第60-61页 |
| 第五章 基于电流补偿电路的功耗恒定模块设计 | 第61-74页 |
| 5.1 系统级功耗恒定模块架构设计 | 第61-62页 |
| 5.2 电流补偿电路架构设计 | 第62-63页 |
| 5.3 电流补偿电路关键模块设计实现 | 第63-69页 |
| 5.3.1 动态电流检测电路设计 | 第63-65页 |
| 5.3.2 线性转换I→V电路设计 | 第65-66页 |
| 5.3.3 线性转换V→I电路设计 | 第66-68页 |
| 5.3.4 电流补偿电路设计实现 | 第68-69页 |
| 5.4 电流补偿电路抗功耗攻击验证 | 第69-73页 |
| 5.4.1 电流补偿电路的抗功耗攻击效果评估 | 第70-72页 |
| 5.4.2 电流补偿电路的面积消耗评估 | 第72-73页 |
| 5.5 本章小结 | 第73-74页 |
| 第六章 密码芯片抗功耗攻击能力的量化评估 | 第74-83页 |
| 6.1 功耗泄露信息量化评估技术 | 第74-77页 |
| 6.1.1 功耗泄露信息量化评估方法 | 第74-75页 |
| 6.1.2 功耗泄露信息量化评估指标 | 第75-77页 |
| 6.2 密码芯片抗功耗攻击量化评估方案设计 | 第77-78页 |
| 6.3 分组密码芯片抗DPA攻击量化评估过程 | 第78-82页 |
| 6.4 本章小结 | 第82-83页 |
| 第七章 总结与展望 | 第83-85页 |
| 7.1 总结 | 第83-84页 |
| 7.2 展望 | 第84-85页 |
| 致谢 | 第85-86页 |
| 参考文献 | 第86-91页 |
| 作者简历 | 第91页 |