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通用高速信号处理平台设计及接口实现

摘要第4-5页
Abstract第5-6页
1 绪论第10-16页
    1.1 课题研究背景及意义第10-11页
    1.2 课题研究现状第11-15页
        1.2.1 高速信号处理平台研究现状第11-13页
        1.2.2 内存控制器研究现状第13页
        1.2.3 高速数据传输技术研究现状第13-15页
    1.3 论文主要内容及结构安排第15-16页
        1.3.1 论文主要研究内容第15页
        1.3.2 论文结构安排第15-16页
2 基于VPX的高速信号处理平台方案设计第16-25页
    2.1 应用背景及需求分析第16-17页
    2.2 VPX标准介绍第17-18页
        2.2.1 VPX总线简介第17页
        2.2.2 VPX连接器第17-18页
    2.3 平台方案设计第18-21页
        2.3.1 总体方案设计第18-19页
        2.3.2 信号处理板方案设计第19-20页
        2.3.3 信号处理板详细架构第20-21页
    2.4 核心器件选型第21-24页
        2.4.1 FPGA选型第21-22页
        2.4.2 ADC选型第22-23页
        2.4.3 DAC选型第23-24页
    2.5 本章小结第24-25页
3 DDR3 SDRAM控制器设计第25-43页
    3.1 DDR3 SDRAM原理介绍第25-29页
        3.1.1 存储器结构第25-26页
        3.1.2 DDR3技术特点第26-28页
        3.1.3 DDR3工作机制第28-29页
    3.2 设计需求分析第29-30页
    3.3 DDR3 SDRAM控制器的设计方法第30-31页
    3.4 DDR3 SDRAM控制器的实现第31-42页
        3.4.1 控制器总体架构第31页
        3.4.2 MIG IP核定制第31-34页
        3.4.3 MIG用户接口时序第34-36页
        3.4.4 用户接口设计第36-40页
        3.4.5 自检模型设计第40-42页
    3.5 本章小结第42-43页
4 Aurora 8B/10B高速串行传输设计第43-58页
    4.1 高速串行传输结构第43-44页
    4.2 Aurora 8B/10B协议分析第44-46页
        4.2.1 Aurora 8B/10B通道第44-45页
        4.2.2 Aurora 8B/10B数据传输第45页
        4.2.3 Aurora 8B/10B初始化流程第45-46页
    4.3 GTX收发器简介第46-47页
    4.4 设计需求及指标第47-48页
    4.5 高速串行传输方案设计第48-50页
        4.5.1 总体方案设计第48-49页
        4.5.2 板内传输设计第49-50页
        4.5.3 板间传输设计第50页
    4.6 高速串行传输的实现第50-57页
        4.6.1 Aurora 8B/10B IP核定制第50-52页
        4.6.2 Aurora 8B/10B用户接口时序第52-54页
        4.6.3 Aurora 8B/10B顶层结构分析第54-55页
        4.6.4 用户接口设计第55-57页
    4.7 本章小结第57-58页
5 硬件测试与分析第58-73页
    5.1 硬件平台实物展示第58页
    5.2 测试流程第58-59页
    5.3 DDR3 SDRAM控制器测试第59-66页
        5.3.1 控制器IP核仿真第59-60页
        5.3.2 控制器板级测试第60-66页
    5.4 Aurora 8B/10B串行传输测试第66-70页
        5.4.1 GTX收发器硬核物理测试第67页
        5.4.2 板内回环测试第67-69页
        5.4.3 板间回环测试第69-70页
    5.5 联合测试第70-72页
    5.6 本章小结第72-73页
结论第73-75页
致谢第75-76页
参考文献第76-80页
攻读硕士学位期间发表的学术论文及研究成果第80页

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