摘要 | 第4-5页 |
Abstract | 第5-6页 |
1 绪论 | 第10-16页 |
1.1 课题研究背景及意义 | 第10-11页 |
1.2 课题研究现状 | 第11-15页 |
1.2.1 高速信号处理平台研究现状 | 第11-13页 |
1.2.2 内存控制器研究现状 | 第13页 |
1.2.3 高速数据传输技术研究现状 | 第13-15页 |
1.3 论文主要内容及结构安排 | 第15-16页 |
1.3.1 论文主要研究内容 | 第15页 |
1.3.2 论文结构安排 | 第15-16页 |
2 基于VPX的高速信号处理平台方案设计 | 第16-25页 |
2.1 应用背景及需求分析 | 第16-17页 |
2.2 VPX标准介绍 | 第17-18页 |
2.2.1 VPX总线简介 | 第17页 |
2.2.2 VPX连接器 | 第17-18页 |
2.3 平台方案设计 | 第18-21页 |
2.3.1 总体方案设计 | 第18-19页 |
2.3.2 信号处理板方案设计 | 第19-20页 |
2.3.3 信号处理板详细架构 | 第20-21页 |
2.4 核心器件选型 | 第21-24页 |
2.4.1 FPGA选型 | 第21-22页 |
2.4.2 ADC选型 | 第22-23页 |
2.4.3 DAC选型 | 第23-24页 |
2.5 本章小结 | 第24-25页 |
3 DDR3 SDRAM控制器设计 | 第25-43页 |
3.1 DDR3 SDRAM原理介绍 | 第25-29页 |
3.1.1 存储器结构 | 第25-26页 |
3.1.2 DDR3技术特点 | 第26-28页 |
3.1.3 DDR3工作机制 | 第28-29页 |
3.2 设计需求分析 | 第29-30页 |
3.3 DDR3 SDRAM控制器的设计方法 | 第30-31页 |
3.4 DDR3 SDRAM控制器的实现 | 第31-42页 |
3.4.1 控制器总体架构 | 第31页 |
3.4.2 MIG IP核定制 | 第31-34页 |
3.4.3 MIG用户接口时序 | 第34-36页 |
3.4.4 用户接口设计 | 第36-40页 |
3.4.5 自检模型设计 | 第40-42页 |
3.5 本章小结 | 第42-43页 |
4 Aurora 8B/10B高速串行传输设计 | 第43-58页 |
4.1 高速串行传输结构 | 第43-44页 |
4.2 Aurora 8B/10B协议分析 | 第44-46页 |
4.2.1 Aurora 8B/10B通道 | 第44-45页 |
4.2.2 Aurora 8B/10B数据传输 | 第45页 |
4.2.3 Aurora 8B/10B初始化流程 | 第45-46页 |
4.3 GTX收发器简介 | 第46-47页 |
4.4 设计需求及指标 | 第47-48页 |
4.5 高速串行传输方案设计 | 第48-50页 |
4.5.1 总体方案设计 | 第48-49页 |
4.5.2 板内传输设计 | 第49-50页 |
4.5.3 板间传输设计 | 第50页 |
4.6 高速串行传输的实现 | 第50-57页 |
4.6.1 Aurora 8B/10B IP核定制 | 第50-52页 |
4.6.2 Aurora 8B/10B用户接口时序 | 第52-54页 |
4.6.3 Aurora 8B/10B顶层结构分析 | 第54-55页 |
4.6.4 用户接口设计 | 第55-57页 |
4.7 本章小结 | 第57-58页 |
5 硬件测试与分析 | 第58-73页 |
5.1 硬件平台实物展示 | 第58页 |
5.2 测试流程 | 第58-59页 |
5.3 DDR3 SDRAM控制器测试 | 第59-66页 |
5.3.1 控制器IP核仿真 | 第59-60页 |
5.3.2 控制器板级测试 | 第60-66页 |
5.4 Aurora 8B/10B串行传输测试 | 第66-70页 |
5.4.1 GTX收发器硬核物理测试 | 第67页 |
5.4.2 板内回环测试 | 第67-69页 |
5.4.3 板间回环测试 | 第69-70页 |
5.5 联合测试 | 第70-72页 |
5.6 本章小结 | 第72-73页 |
结论 | 第73-75页 |
致谢 | 第75-76页 |
参考文献 | 第76-80页 |
攻读硕士学位期间发表的学术论文及研究成果 | 第80页 |