基于高速串行交换的通用信号处理机设计
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 缩略语对照表 | 第11-14页 |
| 第一章 绪论 | 第14-18页 |
| 1.1 论文产生的背景及意义 | 第14-16页 |
| 1.2 国内外发展研究现状 | 第16页 |
| 1.3 论文的主要工作及章节安排 | 第16-18页 |
| 第二章 信号处理机总体设计 | 第18-30页 |
| 2.1 系统总体需求 | 第18-19页 |
| 2.2 FPGA芯片选型 | 第19-21页 |
| 2.3 SRIO交换芯片选型 | 第21-23页 |
| 2.4 PCIe交换芯片选型 | 第23-25页 |
| 2.5 多核DSP芯片选型 | 第25-26页 |
| 2.6 信号处理机设计方案 | 第26-30页 |
| 第三章 信号处理机硬件设计 | 第30-52页 |
| 3.1 电源模块设计 | 第30-34页 |
| 3.1.1 信号处理机功耗估计 | 第30-32页 |
| 3.1.2 信号处理机电源设计方案 | 第32-33页 |
| 3.1.3 信号处理机上电顺序 | 第33-34页 |
| 3.2 时钟模块设计 | 第34-38页 |
| 3.2.1 时钟需求分析 | 第34-36页 |
| 3.2.2 时钟芯片选择及介绍 | 第36-37页 |
| 3.2.3 时钟方案设计 | 第37-38页 |
| 3.3 主处理器及交换芯片设计介绍 | 第38-48页 |
| 3.3.1 FPGA的配置设计 | 第38-39页 |
| 3.3.2 DSP的配置设计 | 第39-40页 |
| 3.3.3 SRIO交换芯片的外围设计 | 第40-44页 |
| 3.3.4 PCIe交换芯片的外围设计 | 第44-48页 |
| 3.4 高速电路PCB设计 | 第48-52页 |
| 3.4.1 高速电路信号完整性设计 | 第48页 |
| 3.4.2 高速电路电源完整性设计 | 第48-49页 |
| 3.4.3 PCB叠层结构设计 | 第49-52页 |
| 第四章 SRIO交换模块的设计与实现 | 第52-64页 |
| 4.1 SRIO交换模块设计 | 第52-53页 |
| 4.2 SRIO交换芯片配置 | 第53-58页 |
| 4.3 SRIO网络数据交换的实现 | 第58-64页 |
| 4.3.1 基于FPGA的SRIO交换实现 | 第58-60页 |
| 4.3.2 基于DSP的SRIO交换实现 | 第60-62页 |
| 4.3.3 数据交换的实现 | 第62-64页 |
| 第五章 PCIe交换模块的设计与实现 | 第64-72页 |
| 5.1 PCIe交换模块设计 | 第64-66页 |
| 5.2 PCIe交换芯片配置 | 第66-67页 |
| 5.3 PCIe交换的数据实现 | 第67-72页 |
| 5.3.1 基于FPGA的PCIe数据交换 | 第67-69页 |
| 5.3.2 基于DSP的PCIe数据交换 | 第69-70页 |
| 5.3.3 数据交换的实现 | 第70-72页 |
| 第六章 总结与展望 | 第72-74页 |
| 参考文献 | 第74-76页 |
| 致谢 | 第76-78页 |
| 作者简介 | 第78-79页 |
