基于FPGA的Keeloq算法加解密电路的设计与测试
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 1 绪论 | 第9-14页 |
| 1.1 块加密技术的发展 | 第9-10页 |
| 1.2 Keeloq滚码加密技术的现状 | 第10-11页 |
| 1.3 本课题的目的和意义 | 第11-12页 |
| 1.4 本文的结构框架 | 第12-14页 |
| 2 Keeloq滚码加密原理及应用 | 第14-23页 |
| 2.1 块加密算法的原理 | 第14-17页 |
| 2.2 Keeloq密码算法原理 | 第17-21页 |
| 2.3 Keeloq密码算法的典型应用 | 第21-22页 |
| 2.4 本章小结 | 第22-23页 |
| 3 Keeloq算法的应用系统的RTL设计 | 第23-34页 |
| 3.1 算法结构设计 | 第23-24页 |
| 3.2 加解密模块设计 | 第24-30页 |
| 3.3 辅助模块设计 | 第30-33页 |
| 3.4 本章小结 | 第33-34页 |
| 4 代码综合与验证平台设计 | 第34-42页 |
| 4.1 RTL代码综合 | 第34-35页 |
| 4.2 验证平台架构设计 | 第35-36页 |
| 4.3 器件选型 | 第36-38页 |
| 4.4 验证平台设计 | 第38-41页 |
| 4.5 本章小结 | 第41-42页 |
| 5 测试与分析 | 第42-54页 |
| 5.1 测试需求及测试方案 | 第42-44页 |
| 5.2 测试用例 | 第44-49页 |
| 5.3 测试结果及分析 | 第49-53页 |
| 5.4 本章小结 | 第53-54页 |
| 6 总结与展望 | 第54-55页 |
| 参考文献 | 第55-58页 |
| 致谢 | 第58页 |
