基于FPGA的DDR3内存控制器的研究与设计
| 摘要 | 第4-6页 |
| Abstract | 第6-7页 |
| 第1章 引言 | 第10-15页 |
| 1.1 论文选题背景及意义 | 第10-13页 |
| 1.1.1 “存储墙”问题日益突出 | 第10-12页 |
| 1.1.2 内存控制器研究现状 | 第12-13页 |
| 1.2 研究意义 | 第13-14页 |
| 1.3 论文结构 | 第14-15页 |
| 第2章 DDR3 SDRAM内存介绍 | 第15-30页 |
| 2.1 DDR3 SDRAM技术特征 | 第15-18页 |
| 2.1.1 DDR SDRAM存储器的发展 | 第15-17页 |
| 2.1.2 DDR3 SDRAM新特性 | 第17-18页 |
| 2.2 DDR3的内部结构及工作原理 | 第18-21页 |
| 2.2.1 DDR3 SDRAM原理 | 第19-20页 |
| 2.2.2 DDR3 SDRAM内部结构 | 第20-21页 |
| 2.3 DDR3命令分析 | 第21-22页 |
| 2.4 DDR3的工作过程 | 第22-30页 |
| 2.4.1 上电和初始化过程 | 第23-24页 |
| 2.4.2 DDR3的状态转换 | 第24-25页 |
| 2.4.3 DDR3 SDRAM读写时序 | 第25-30页 |
| 第3章 DDR3控制器的设计 | 第30-48页 |
| 3.1 DDR3控制器总体结构 | 第30-33页 |
| 3.1.1 DDR3控制器设计功能分析 | 第30-32页 |
| 3.1.2 DDR3 SDRAM控制器整体架构 | 第32-33页 |
| 3.2 DDR3内存控制器主状态机设计 | 第33-34页 |
| 3.3 传输层的RTL设计 | 第34-42页 |
| 3.3.1 用户接口模块设计 | 第35-36页 |
| 3.3.2 初始化模块设计 | 第36-38页 |
| 3.3.3 指令调度模块 | 第38-40页 |
| 3.3.4 ECC模块设计 | 第40-41页 |
| 3.3.5 命令产生模块设计 | 第41页 |
| 3.3.6 时序控制模块设计 | 第41-42页 |
| 3.4 ALTMEMPHY数字接口 | 第42-48页 |
| 3.4.1 ALTMEMPHY功能介绍 | 第42-45页 |
| 3.4.2 ALTMEMPHY数字接口介绍 | 第45页 |
| 3.4.3 ALTMEMPHY设计 | 第45-48页 |
| 第4章 DDR3内存控制器IP核的功能仿真 | 第48-57页 |
| 4.1 验证平台设计 | 第48-50页 |
| 4.1.1 Test Bench介绍 | 第48-49页 |
| 4.1.2 平台搭建 | 第49-50页 |
| 4.2 RTL级仿真测试结果及分析 | 第50-55页 |
| 4.2.1 仿真信号源 | 第50-51页 |
| 4.2.2 初始化模块仿真测试 | 第51页 |
| 4.2.3 用户接口模块仿真测试 | 第51-52页 |
| 4.2.4 命令产生模块仿真测试 | 第52页 |
| 4.2.5 指令仲裁模块的仿真测试 | 第52-53页 |
| 4.2.6 ECC模块仿真测试 | 第53-55页 |
| 4.2.7 时序控制模块仿真测试 | 第55页 |
| 4.3 测试结果分析 | 第55-57页 |
| 第5章 DDR3内存控制器IP核的板级调试及验证 | 第57-63页 |
| 5.1 验证平台介绍 | 第57页 |
| 5.2 论证方案及结构分析 | 第57-63页 |
| 5.2.1 验证方案及流程介绍 | 第57-58页 |
| 5.2.2 验证结果及分析 | 第58-63页 |
| 结论 | 第63-64页 |
| 致谢 | 第64-65页 |
| 参考文献 | 第65-67页 |
| 攻读学位期间取得学术成果 | 第67页 |
