摘要 | 第1-13页 |
Abstract | 第13-15页 |
第一章 绪论 | 第15-27页 |
·研究背景与动机 | 第15-18页 |
·背景:高性能微处理器的发展趋势 | 第15-16页 |
·动机:多核处理器所带来的并行机遇与挑战 | 第16-18页 |
·国内外相关工作 | 第18-22页 |
·多核处理器现状 | 第18-19页 |
·指令级并行与数据级并行研究现状 | 第19页 |
·线程级并行研究现状 | 第19-22页 |
·拟解决的科学问题 | 第22-23页 |
·本文主要贡献 | 第23-25页 |
·论文组织结构 | 第25-27页 |
第二章 多核体系结构并行优化技术基础 | 第27-39页 |
·多核体系结构 | 第27-29页 |
·片上多核处理器 | 第27-28页 |
·片上互连结构 | 第28-29页 |
·指令级并行与数据级并行优化技术 | 第29-30页 |
·线程级前瞻并行优化技术 | 第30-37页 |
·线程级前瞻并行基本思想 | 第30页 |
·线程划分与前瞻执行 | 第30-31页 |
·经典线程级前瞻工作 | 第31-37页 |
·小结 | 第37-39页 |
第三章 面向多核的线程级前瞻并行优化模型 | 第39-55页 |
·线程前瞻并行编程模式 | 第39-40页 |
·线程级前瞻并行框架 | 第40-42页 |
·线程级前瞻原理与设计 | 第40-42页 |
·前瞻并行调优方法 | 第42页 |
·实验与评估 | 第42-47页 |
·线程间数据链表的硬件优化 | 第47-52页 |
·寄存器文件的硬件实现 | 第47-50页 |
·高速缓存结构的硬件实现 | 第50-51页 |
·硬件优化实验评测 | 第51-52页 |
·小结 | 第52-55页 |
第四章 面向多核线程级并行优化的Cache一致性协议及存储体系结构 | 第55-69页 |
·线程前瞻执行Cache总体架构 | 第55-56页 |
·线程级前瞻一致性协议状态转换 | 第56-59页 |
·协议完备性证明 | 第59-61页 |
·Cache一致性协议性能测试 | 第61-65页 |
·试验方案 | 第61-63页 |
·实验结果 | 第63-64页 |
·比较硬件实现 | 第64-65页 |
·支持线程级前瞻的存储体系结构 | 第65-68页 |
·前瞻线程执行特点 | 第65页 |
·基于恢复缓冲区存储体系结构 | 第65-67页 |
·实验评估 | 第67-68页 |
·小结 | 第68-69页 |
第五章 面向多核并行优化的片上网络结构 | 第69-93页 |
·片上网络通信与设计 | 第69-71页 |
·片上通信 | 第69-71页 |
·片上网络设计 | 第71页 |
·片上网络中线程间数据通信性能理论分析模型 | 第71-82页 |
·基本函数定义 | 第72-74页 |
·前提假设 | 第74-75页 |
·路由器建立无多播 | 第75-80页 |
·路由器内建立多播 | 第80-82页 |
·面向线程间通信的可编程片上网络结构 | 第82-90页 |
·研究动机 | 第82-83页 |
·可编程片上网络体系结构 | 第83-84页 |
·可编程片上网络设计 | 第84-88页 |
·实验结果 | 第88-90页 |
·小结 | 第90-93页 |
第六章 同步数据触发多核体系结构的线程级和数据级并行优化 | 第93-113页 |
·线程级前瞻的同步数据触发多核体系结构 | 第93-95页 |
·同步数据触发 | 第93-94页 |
·线程级前瞻的同步数据触发多核体系结构 | 第94-95页 |
·TSDTA处理单元内部结构 | 第95-98页 |
·内部微体系结构 | 第95-97页 |
·指令集格式 | 第97-98页 |
·TSDTA存储体系结构与片上网络 | 第98-99页 |
·TSDTA存储体系结构 | 第98-99页 |
·可编程的片上网络 | 第99页 |
·数据级并行优化方法 | 第99-104页 |
·实验和评估 | 第104-111页 |
·测试程序执行原理 | 第105页 |
·核间线程级并行优化 | 第105-106页 |
·核内数据级并行优化 | 第106-110页 |
·整体优化效果 | 第110-111页 |
·小结 | 第111-113页 |
第七章 总结与展望 | 第113-115页 |
·论文工作总结 | 第113-114页 |
·研究展望 | 第114-115页 |
致谢 | 第115-117页 |
参考文献 | 第117-127页 |
作者在学期间取得的学术成果 | 第127-129页 |