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面向多核体系结构的并行优化关键技术研究

摘要第1-13页
Abstract第13-15页
第一章 绪论第15-27页
   ·研究背景与动机第15-18页
     ·背景:高性能微处理器的发展趋势第15-16页
     ·动机:多核处理器所带来的并行机遇与挑战第16-18页
   ·国内外相关工作第18-22页
     ·多核处理器现状第18-19页
     ·指令级并行与数据级并行研究现状第19页
     ·线程级并行研究现状第19-22页
   ·拟解决的科学问题第22-23页
   ·本文主要贡献第23-25页
   ·论文组织结构第25-27页
第二章 多核体系结构并行优化技术基础第27-39页
   ·多核体系结构第27-29页
     ·片上多核处理器第27-28页
     ·片上互连结构第28-29页
   ·指令级并行与数据级并行优化技术第29-30页
   ·线程级前瞻并行优化技术第30-37页
     ·线程级前瞻并行基本思想第30页
     ·线程划分与前瞻执行第30-31页
     ·经典线程级前瞻工作第31-37页
   ·小结第37-39页
第三章 面向多核的线程级前瞻并行优化模型第39-55页
   ·线程前瞻并行编程模式第39-40页
   ·线程级前瞻并行框架第40-42页
     ·线程级前瞻原理与设计第40-42页
     ·前瞻并行调优方法第42页
   ·实验与评估第42-47页
   ·线程间数据链表的硬件优化第47-52页
     ·寄存器文件的硬件实现第47-50页
     ·高速缓存结构的硬件实现第50-51页
     ·硬件优化实验评测第51-52页
   ·小结第52-55页
第四章 面向多核线程级并行优化的Cache一致性协议及存储体系结构第55-69页
   ·线程前瞻执行Cache总体架构第55-56页
   ·线程级前瞻一致性协议状态转换第56-59页
   ·协议完备性证明第59-61页
   ·Cache一致性协议性能测试第61-65页
     ·试验方案第61-63页
     ·实验结果第63-64页
     ·比较硬件实现第64-65页
   ·支持线程级前瞻的存储体系结构第65-68页
     ·前瞻线程执行特点第65页
     ·基于恢复缓冲区存储体系结构第65-67页
     ·实验评估第67-68页
   ·小结第68-69页
第五章 面向多核并行优化的片上网络结构第69-93页
   ·片上网络通信与设计第69-71页
     ·片上通信第69-71页
     ·片上网络设计第71页
   ·片上网络中线程间数据通信性能理论分析模型第71-82页
     ·基本函数定义第72-74页
     ·前提假设第74-75页
     ·路由器建立无多播第75-80页
     ·路由器内建立多播第80-82页
   ·面向线程间通信的可编程片上网络结构第82-90页
     ·研究动机第82-83页
     ·可编程片上网络体系结构第83-84页
     ·可编程片上网络设计第84-88页
     ·实验结果第88-90页
   ·小结第90-93页
第六章 同步数据触发多核体系结构的线程级和数据级并行优化第93-113页
   ·线程级前瞻的同步数据触发多核体系结构第93-95页
     ·同步数据触发第93-94页
     ·线程级前瞻的同步数据触发多核体系结构第94-95页
   ·TSDTA处理单元内部结构第95-98页
     ·内部微体系结构第95-97页
     ·指令集格式第97-98页
   ·TSDTA存储体系结构与片上网络第98-99页
     ·TSDTA存储体系结构第98-99页
     ·可编程的片上网络第99页
   ·数据级并行优化方法第99-104页
   ·实验和评估第104-111页
     ·测试程序执行原理第105页
     ·核间线程级并行优化第105-106页
     ·核内数据级并行优化第106-110页
     ·整体优化效果第110-111页
   ·小结第111-113页
第七章 总结与展望第113-115页
   ·论文工作总结第113-114页
   ·研究展望第114-115页
致谢第115-117页
参考文献第117-127页
作者在学期间取得的学术成果第127-129页

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