JPEG-LS多路并行译码算法的硬件实现
| 摘要 | 第1-5页 |
| ABSTRACT | 第5-6页 |
| 目录 | 第6-8页 |
| 1 绪论 | 第8-13页 |
| ·引言 | 第8页 |
| ·图像压缩技术的发展 | 第8-9页 |
| ·无损压缩算法JPEG-LS标准简介 | 第9页 |
| ·图像压缩算法的硬件实现平台 | 第9-11页 |
| ·论文的主要内容及组织结构 | 第11-13页 |
| 2 JPEG-LS编、译码算法研究 | 第13-23页 |
| ·JPEG-LS标准编码基本构架 | 第13页 |
| ·JPEG-LS编码过程 | 第13-20页 |
| ·建模 | 第13-14页 |
| ·样值编码模式的选择 | 第14页 |
| ·常规模式编码 | 第14-18页 |
| ·游长模式编码 | 第18-20页 |
| ·JPEG-LS译码过程 | 第20-23页 |
| ·常规模式译码 | 第21页 |
| ·游长模式译码 | 第21-23页 |
| 3 FPGA开发环境 | 第23-30页 |
| ·面向FPGA的开发流程 | 第23-25页 |
| ·设计输入 | 第23-24页 |
| ·综合 | 第24页 |
| ·布局布线(适配) | 第24页 |
| ·仿真 | 第24页 |
| ·下载与硬件测试 | 第24-25页 |
| ·FPGA开发平台 | 第25-28页 |
| ·FPGA硬件平台 | 第25-26页 |
| ·FPGA软件平台 | 第26-28页 |
| ·VHDL语言 | 第28-30页 |
| 4 FPGA实现JPEG-LS多路并行译码算法 | 第30-50页 |
| ·JPEG-LS多路并行译码算法的整体结构设计 | 第30页 |
| ·VHDL实现多路并行码流分配问题 | 第30-39页 |
| ·外挂RAM内存的选择 | 第30-31页 |
| ·乒乓操作缓存技巧 | 第31-32页 |
| ·多路并行码流分配切换信号的产生 | 第32-35页 |
| ·RAM1和RAM2之间切换信号的产生 | 第32-34页 |
| ·RAM3和RAM4之间切换信号的产生 | 第34-35页 |
| ·多路并行码流分配的VHDL实现 | 第35-39页 |
| ·读、写RAM1和RAM2 | 第35-37页 |
| ·读、写RAM3和RAM4 | 第37-39页 |
| ·DETECT模块的VHDL实现 | 第39-40页 |
| ·头文件的处理 | 第39-40页 |
| ·码流的处理 | 第40页 |
| ·DEC模块的VHDL实现 | 第40-48页 |
| ·DEC模块中使用的IP核 | 第41-43页 |
| ·译码参数产生模块 | 第43-44页 |
| ·常规译码模块 | 第44-46页 |
| ·游长译码模块 | 第46-48页 |
| ·连续多幅图像的JPEG-LS多路并行译码 | 第48-50页 |
| 5 系统验证与性能分析 | 第50-53页 |
| ·软件平台的验证 | 第50-51页 |
| ·综合性能分析 | 第51-53页 |
| 6 总结与展望 | 第53-54页 |
| 参考文献 | 第54-56页 |
| 作者在读期间科研成果简介 | 第56-57页 |
| 后记 | 第57页 |
