| 摘要 | 第1-5页 |
| ABSTRACT | 第5-9页 |
| 第一章 引言 | 第9-14页 |
| ·课题的来源及研究意义 | 第9页 |
| ·数字存储示波器概述 | 第9-12页 |
| ·数字存储示波器的国内外发展现状 | 第12-13页 |
| ·论文的任务 | 第13-14页 |
| 第二章 高速大容量数据采集存储系统总体设计方案 | 第14-29页 |
| ·数字存储示波器的硬件系统结构 | 第14-15页 |
| ·示波器的存储深度和记录长度 | 第15页 |
| ·高速大容量数据存储系统的设计方案 | 第15-19页 |
| ·高速大容量存储系统的方案分析 | 第16-18页 |
| ·大容量存储器与高速数据采集系统一体化构架设计 | 第18-19页 |
| ·采样存储系统核心芯片选型 | 第19-29页 |
| ·前端高速 ADC 芯片的选择和数据输出 | 第19页 |
| ·FPGA 芯片选型 | 第19-24页 |
| ·存储芯片选型 | 第24-29页 |
| 第三章 DDR2 SDRAM SODIMM 存储模块的设计实现 | 第29-59页 |
| ·DDR2 SDRAM 存储控制器的设计 | 第29-30页 |
| ·DDR2 存储器前端数据接口的设计 | 第30-32页 |
| ·双 A/D 并行采样技术的实现 | 第31-32页 |
| ·DDR2 内存控制器的时钟管理 | 第32-34页 |
| ·系统时钟的产生 | 第32-33页 |
| ·跨时钟域信号的处理 | 第33-34页 |
| ·地址和命令产生模块 | 第34-36页 |
| ·DDR2 内存主控逻辑 | 第36-52页 |
| ·DDR2 SDRAM 的命令操作时序 | 第37-44页 |
| ·DDR2 SDRAM 主控制逻辑模块的设计 | 第44-50页 |
| ·DDR2 SDRAM 主控逻辑的实现及测试 | 第50-52页 |
| ·高速数据缓存（w_fifo） | 第52-56页 |
| ·读数据缓存（r_fifo） | 第56页 |
| ·触发模块 | 第56-59页 |
| 第四章 DDR2 内存控制模块的性能分析与应用展望 | 第59-64页 |
| ·DDR2 内存控制器模块的性能分析 | 第59-61页 |
| ·寻址方式对 DDR2 性能的影响 | 第59-60页 |
| ·影响性能的主要时序参数及提高性能的方法 | 第60-61页 |
| ·DDR2 SDRAM 内存在示波器中的应用展望 | 第61-64页 |
| ·长存储的实现 | 第61-62页 |
| ·长存储下波形的快速定位和缩放技术 | 第62-64页 |
| 第五章 DDR2 存储系统的板级设计 | 第64-73页 |
| ·高速系统的信号完整性设计 | 第64-67页 |
| ·DDR2 存储系统的板级设计 | 第67-71页 |
| ·电路板总体设计 | 第67-68页 |
| ·电源设计 | 第68-69页 |
| ·电路布线设计 | 第69-71页 |
| ·DCI 功能的实现 | 第71-73页 |
| 第六章 DDR2 存储系统的板级调试 | 第73-79页 |
| ·硬件调试 | 第73-74页 |
| ·逻辑功能测试 | 第74-76页 |
| ·调试过程中出现的问题及解决方法 | 第76-77页 |
| ·测试结果 | 第77-79页 |
| 第七章 结束语 | 第79-80页 |
| 致谢 | 第80-81页 |
| 参考文献 | 第81-83页 |
| 附录 | 第83-85页 |
| 个人简历及研究成果 | 第85-86页 |