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可重构处理器的功能改进与EJTAG设计

摘要第4-6页
Abstract第6-7页
第一章 绪论第14-21页
    1.1 课题背景第14页
    1.2 调试技术的发展第14-19页
        1.2.1 软件模拟调试第15页
        1.2.2 ICE调试第15-16页
        1.2.3 OCD调试第16-19页
    1.3 课题来源第19页
    1.4 论文组织结构第19-21页
第二章 可重构专用处理器核介绍第21-36页
    2.1 可重构处理器整体架构及功能概述第21-24页
    2.2 RASP内部主要组成模块介绍第24-31页
        2.2.1 主控制器第24-26页
        2.2.2 重构控制器第26-27页
        2.2.3 可重构计算阵列第27-28页
        2.2.4 存储器分配第28-29页
        2.2.5 AXI接口模块第29-30页
        2.2.6 DMA第30-31页
    2.3 RASP核工作方式第31-32页
    2.4 RASP核重构实现流程第32-35页
    2.5 本章小结第35-36页
第三章 边界扫描测试技术(JTAG)第36-47页
    3.1 JTAG简介第36页
    3.2 边界扫描的概念第36-37页
    3.3 EJTAG设计原理第37-46页
        3.3.1 TAP控制器第38-41页
        3.3.2 EJTAG指令系统第41-45页
        3.3.3 EJTAG数据寄存器第45-46页
    3.4 本章小结第46-47页
第四章 EJTAG调试功能的设计实现第47-69页
    4.1 RASP EJTAG DEBUG功能概述第47页
    4.2 RASP EJTAG DEBUG结构框图第47-48页
    4.3 EJTAG TAP模块的设计第48-52页
        4.3.1 TAP接口信号第48-49页
        4.3.2 RASP EJTAG指令系统第49-50页
        4.3.3 EJTAG ECR寄存器描述第50-52页
    4.4 RASP主控制器内部调试模块的设计第52-63页
        4.4.1 EJTAG调试通道第52-53页
        4.4.2 RASP主控制器中调试相关寄存器第53-61页
        4.4.3 硬件断点设置第61-63页
    4.5 EJTAG调试流程第63-68页
        4.5.1 TAP控制器读写RASP内部寄存器的过程第63-65页
        4.5.2 RASP主控制器内嵌调试过程第65-68页
    4.6 本章小结第68-69页
第五章 RASP功能改进设计第69-78页
    5.1 功能需求分析第69页
    5.2 DMA取指模块设计第69-71页
        5.2.1 模块设计描述第70页
        5.2.2 模块架构图第70-71页
        5.2.3 模块接口信号描述第71页
        5.2.4 性能优化第71页
    5.3 异常中断设计第71-74页
        5.3.1 功能要点第72页
        5.3.2 具体设计描述第72-73页
        5.3.3 寄存器信号描述第73-74页
    5.4 直通模式设计第74-77页
        5.4.1 具体设计描述第74-75页
        5.4.2 DMA转置传输寄存器信息第75-77页
    5.5 本章小结第77-78页
第六章 调试及改进功能验证第78-89页
    6.1 EJTAG调试功能验证第78-83页
        6.1.1 EJTAG调试验证平台第78-79页
        6.1.2 EJTAG验证方案及验证流程第79-81页
        6.1.3 EJTAG调试功能仿真演示第81-83页
    6.2 RASP改进功能验证第83-88页
        6.2.1 RASP验证平台第83页
        6.2.2 RASP改进功能验证方案第83-84页
        6.2.3 RASP改进功能仿真结果第84-88页
    6.3 本章小结第88-89页
第七章 总结与展望第89-90页
    7.1 全文总结第89页
    7.2 工作展望第89-90页
参考文献第90-94页
致谢第94-95页

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