高性能连续时间∑-△ ADC设计
| 致谢 | 第4-5页 |
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第12-15页 |
| 1.1研究背景和意义 | 第12-13页 |
| 1.2 ∑-△ ADC研究现状 | 第13-14页 |
| 1.3 论文结构 | 第14-15页 |
| 第二章 基础理论和关键技术 | 第15-29页 |
| 2.1 ADC的基础理论 | 第15-24页 |
| 2.1.1 采样和量化理论 | 第15-18页 |
| 2.1.2 ADC的性能参数 | 第18-20页 |
| 2.1.3 ADC的结构选择 | 第20-24页 |
| 2.2 ∑-△ ADC关键技术分析 | 第24-29页 |
| 2.2.1 过采样技术 | 第24-25页 |
| 2.2.2 噪声整形技术 | 第25-29页 |
| 第三章 ∑-△ ADC的系统级设计 | 第29-42页 |
| 3.1 环路滤波器结构选择 | 第29-31页 |
| 3.1.1 单环结构 | 第29-30页 |
| 3.1.2 多环结构 | 第30-31页 |
| 3.2 连续时间∑-△ ADC的优势分析 | 第31-35页 |
| 3.2.1 信号采样的要求降低 | 第32-33页 |
| 3.2.2 信号建立的要求降低 | 第33页 |
| 3.2.3 内置抗混叠滤波器 | 第33-35页 |
| 3.3 脉冲响应不变法 | 第35-36页 |
| 3.4 Matlab系统建模和优化 | 第36-42页 |
| 第四章 连续时间∑-△ ADC的模块分析 | 第42-49页 |
| 4.1 积分器非理性因素分析和指标设计 | 第42-47页 |
| 4.1.1 放大器的有限增益 | 第43-44页 |
| 4.1.2 放大器的有限带宽 | 第44-46页 |
| 4.1.3 积分器系数的变化 | 第46-47页 |
| 4.2 DAC和量化器的非理想因素分析 | 第47-49页 |
| 4.2.1 环路延时 | 第47-48页 |
| 4.2.2 时钟抖动 | 第48-49页 |
| 第五章 连续时间∑-△ ADC的电路实现 | 第49-70页 |
| 5.1 积分器设计 | 第49-53页 |
| 5.1.1 放大器设计 | 第49-52页 |
| 5.1.2 电容修正阵列设计 | 第52-53页 |
| 5.2 DAC设计 | 第53-60页 |
| 5.2.1 反馈DAC | 第53-56页 |
| 5.2.2 DWA设计 | 第56-60页 |
| 5.3 Flash ADC设计 | 第60-68页 |
| 5.3.1 高速比较器设计 | 第60-65页 |
| 5.3.2 参考电压和时钟产生电路 | 第65-68页 |
| 5.4 系统仿真和验证 | 第68-70页 |
| 第六章 总结与展望 | 第70-72页 |
| 6.1 工作总结 | 第70-71页 |
| 6.2 工作展望 | 第71-72页 |
| 参考文献 | 第72-76页 |
| 作者简历 | 第76页 |
