具有BIT能力的加速度计模拟器设计
| 摘要 | 第1-5页 |
| Abstract | 第5-9页 |
| 第1章 绪论 | 第9-15页 |
| ·课题来源和意义 | 第9页 |
| ·BIT技术研究现状 | 第9-13页 |
| ·BIT技术 | 第9-11页 |
| ·BIT技术国外研究现状 | 第11-12页 |
| ·BIT技术国内研究现状 | 第12-13页 |
| ·容错技术研究现状 | 第13页 |
| ·本文主要研究内容 | 第13-15页 |
| 第2章 加速度计模拟器系统的总体设计思想 | 第15-20页 |
| ·系统的功能分析 | 第15-16页 |
| ·系统硬件设计方案 | 第16-18页 |
| ·任务分析 | 第16-17页 |
| ·硬件的模块化设计方案 | 第17-18页 |
| ·系统软件方案设计 | 第18-19页 |
| ·任务分析 | 第18页 |
| ·软件的模块化设计方案 | 第18-19页 |
| ·本章小结 | 第19-20页 |
| 第3章 具有BIT能力的加速度计模拟器的硬件设计 | 第20-41页 |
| ·主电路板模块的设计实现 | 第20-32页 |
| ·处理器芯片的选择 | 第20-23页 |
| ·DSP的锁相环PLL时钟设置 | 第23-25页 |
| ·DSP的JTAG仿真接口 | 第25-27页 |
| ·电源与复位电路 | 第27-28页 |
| ·CAN总线通讯接口电路 | 第28-30页 |
| ·A/D采样模块电路 | 第30-32页 |
| ·BIT模块的设计实现 | 第32-38页 |
| ·环绕BIT技术 | 第32-33页 |
| ·模拟开关选型 | 第33-34页 |
| ·BIT电路设计 | 第34-38页 |
| ·故障重构电路板的设计实现 | 第38-39页 |
| ·故障重构方案 | 第38页 |
| ·故障重构电路 | 第38-39页 |
| ·系统抗干扰设计 | 第39-40页 |
| ·本章小结 | 第40-41页 |
| 第4章 具有BIT能力的加速度计模拟器的软件设计 | 第41-62页 |
| ·软件开发环境 | 第41-44页 |
| ·系统的初始化程序 | 第44-50页 |
| ·系统时钟、锁相环、看门狗、中断模块初始化程序 | 第45-47页 |
| ·定时器模块的初始化程序 | 第47页 |
| ·A/D采样模块的初始化程序 | 第47-48页 |
| ·系统通讯总线的初始化程序 | 第48-50页 |
| ·系统的BIT程序设计 | 第50-54页 |
| ·CAN自测试程序 | 第51页 |
| ·SPI自测试 | 第51-52页 |
| ·串口自测试程序 | 第52-53页 |
| ·A/D、电源、加速度计自测试程序 | 第53-54页 |
| ·启动BIT程序 | 第54页 |
| ·系统工作程序设计 | 第54-56页 |
| ·用作实际加速度计时的程序 | 第55页 |
| ·用作硬件在回路仿真时的程序 | 第55-56页 |
| ·故障模拟程序 | 第56页 |
| ·故障重构程序 | 第56-57页 |
| ·系统的通讯协议 | 第57-61页 |
| ·本章小结 | 第61-62页 |
| 第5章 系统测试及结果分析 | 第62-73页 |
| ·加速度计模拟器的单机测试 | 第62页 |
| ·系统的联调测试及其结果分析 | 第62-72页 |
| ·系统联调测试准备 | 第62-65页 |
| ·系统联调测试及结果分析 | 第65-72页 |
| ·本章小结 | 第72-73页 |
| 结论 | 第73-74页 |
| 参考文献 | 第74-77页 |
| 攻读学位期间发表的学术论文 | 第77-79页 |
| 致谢 | 第79页 |
