| 摘要 | 第1-6页 |
| ABSTRACT（英文摘要） | 第6-12页 |
| 主要符号对照表 | 第12-14页 |
| 第一章 绪论 | 第14-25页 |
| ·课题来源 | 第14页 |
| ·国内外商用通用DSP开发的现状 | 第14-16页 |
| ·超长指令字结构DSP | 第15-16页 |
| ·集成电路设计中的低功耗技术 | 第16-25页 |
| ·低功耗存储结构设计 | 第17-18页 |
| ·低功耗可测试性设计技术 | 第18页 |
| ·基于门控时钟的功耗优化技术 | 第18-19页 |
| ·针对专门应用的指令集扩展 | 第19-20页 |
| ·低功耗体系结构研究的问题和挑战 | 第20-21页 |
| ·本文的研究内容与贡献 | 第21-23页 |
| ·本文的章节组织形式 | 第23-25页 |
| 第二章 超长指令字(VLIW)结构DSP原型 | 第25-44页 |
| ·VLIW DSP的微体系结构–指令解码 | 第25-29页 |
| ·DSP算法的并行处理到VLIW指令的并行能力 | 第26-28页 |
| ·具有扩展性的微体系结构 | 第28-29页 |
| ·VLIW DSP的微体系结构–指令解码 | 第29-35页 |
| ·PU | 第30-31页 |
| ·AU | 第31-34页 |
| ·DU | 第34-35页 |
| ·MU | 第35页 |
| ·总线接口设计 | 第35-44页 |
| ·前端指令总线接口与预取 | 第36-38页 |
| ·指令缓冲队列设计 | 第36-37页 |
| ·指令缓冲队列与Cache的性能评价 | 第37-38页 |
| ·指令缓冲队列的管理与优化 | 第38页 |
| ·DSP总线到AMBA的桥接 | 第38-39页 |
| ·便于异构多核设计的调试接口—一种平滑切换时钟的方法 | 第39-44页 |
| 第三章 基于门控流水线的DSP设计 | 第44-62页 |
| ·概述 | 第44页 |
| ·问题的提出与思路 | 第44-46页 |
| ·通过时钟控制流水线的困难所在 | 第44-46页 |
| ·一种基于门控时钟流水线冲突检测的有效算法–早期时钟控制算法(ECG) | 第46页 |
| ·资源冲突检测的有效算法 | 第46-50页 |
| ·基本思路 | 第47-49页 |
| ·逻辑实现与分析 | 第49-50页 |
| ·Ares DSP核与低功耗优化设计 | 第50-58页 |
| ·Ares核结构以及流水线 | 第50-51页 |
| ·Ares的数据通路上的冲突检测 | 第51-55页 |
| ·Ares指令预取和解码单元的ECG优化措施 | 第55-57页 |
| ·哈佛结构的总线冲突的ECG的优化 | 第57-58页 |
| ·Ares DSP核功耗效能的评估 | 第58-62页 |
| 第四章 针对DSP的指令集扩展 | 第62-98页 |
| ·概述 | 第62页 |
| ·基于视频编码算法的SAD指令扩展 | 第62-73页 |
| ·前人的主要研究工作 | 第63-64页 |
| ·一种高效的SAD算法 | 第64-66页 |
| ·SAD的快速算法 | 第64-65页 |
| ·无符号数比较 | 第65-66页 |
| ·一种高效的SAD体系结构 | 第66-69页 |
| ·绝对值计算单元(ADC) | 第66-67页 |
| ·高效的SAD压缩阵列 | 第67-68页 |
| ·最小SAD判决单元 | 第68-69页 |
| ·性能的评价 | 第69-73页 |
| ·延时面积分析 | 第69-70页 |
| ·流水线分析 | 第70-73页 |
| ·基于AVS标准的整数变换指令扩展 | 第73-82页 |
| ·整数变换的研究现状 | 第73-75页 |
| ·基于AVS的整数变换 | 第73-74页 |
| ·前人的研究工作 | 第74-75页 |
| ·一种基于AVS的整数变换结构 | 第75-79页 |
| ·一种AVS的整数变换快速算法 | 第75-77页 |
| ·AVS的快速整数变换结构 | 第77-78页 |
| ·系统集成与性能折中 | 第78-79页 |
| ·一种基于AVS的整数变换的实现 | 第79-82页 |
| ·性能分析 | 第82页 |
| ·基于通讯编码的指令扩展 | 第82-95页 |
| ·通讯与存储系统对编码的要求 | 第84-85页 |
| ·二进制的BCH码 | 第85-88页 |
| ·BCH码 | 第85页 |
| ·解码BCH码 | 第85-88页 |
| ·迦罗华域上的并行乘法阵列 | 第88-89页 |
| ·前人的研究工作 | 第88-89页 |
| ·并行乘法 | 第89页 |
| ·一种有效的编解码结构 | 第89-93页 |
| ·编解码结构以及系统的考量 | 第90-91页 |
| ·乘法阵列详细设计 | 第91-93页 |
| ·性能分析 | 第93-95页 |
| ·延时与面积分析 | 第93-94页 |
| ·系统集成的考虑与折中 | 第94-95页 |
| ·小结 | 第95-98页 |
| ·指令扩展的实现 | 第95页 |
| ·总结 | 第95-98页 |
| 第五章 基于时钟域的数字电路可测试性设计方法 | 第98-120页 |
| ·概述 | 第98-99页 |
| ·可测试性设计(DFT)概述 | 第99-102页 |
| ·扫描链测试的技术背景和术语 | 第99-101页 |
| ·扫描链测试方法的研究现状 | 第101-102页 |
| ·基于时钟域划分的扫描链结构 | 第102-111页 |
| ·结构概述 | 第102-106页 |
| ·扫描域的划分 | 第102-104页 |
| ·时钟域之间的电路隔离 | 第104-106页 |
| ·基于时钟域划分的可测试性设计流程 | 第106-107页 |
| ·应用实例分析 | 第107-111页 |
| ·基于时钟域划分的优化 | 第111-120页 |
| ·基于二部图划分的扫描链结构–图的模型 | 第111-113页 |
| ·问题的描述 | 第111页 |
| ·可用于量化和分割的SOC图模型 | 第111-113页 |
| ·基于遗传算法的DFT分割设计方法 | 第113-116页 |
| ·图的互连模型数据结构的实现 | 第113页 |
| ·基于图的二次划分的遍历算法 | 第113-114页 |
| ·基于遗传算法的电路划分 | 第114-115页 |
| ·基于遗传算法的DFT设计流程 | 第115-116页 |
| ·遗传算法改进结果的评估 | 第116-118页 |
| ·Scan Chain的代价与电路布局 | 第116页 |
| ·ATPG测试性能比较和分析 | 第116-118页 |
| ·小结以及进一步研究的方向 | 第118-120页 |
| 结论 | 第120-123页 |
| 参考文献 | 第123-134页 |
| 致谢 | 第134-136页 |
| 个人简历、在学期间的研究成果及发表的论文 | 第136-137页 |