| 摘要 | 第4-5页 |
| abstract | 第5-6页 |
| 1.绪论 | 第9-15页 |
| 1.1 课题研究背景及意义 | 第9-11页 |
| 1.2 国内外研究现状 | 第11-13页 |
| 1.2.1 神经元芯片的设计与开发现状 | 第11-12页 |
| 1.2.2 神经网络FPGA实现技术研究现状 | 第12-13页 |
| 1.3 本文内容结构安排 | 第13-15页 |
| 2.神经网络原理及其硬件实现技术 | 第15-27页 |
| 2.1 人工神经网络基本原理 | 第15-18页 |
| 2.1.1 神经元模型 | 第15-16页 |
| 2.1.2 神经网络的激活函数 | 第16-18页 |
| 2.1.3 神经网络的模型分类以及学习方式 | 第18页 |
| 2.2 BP神经网路 | 第18-23页 |
| 2.2.1 梯度下降原理 | 第19页 |
| 2.2.2 BP神经网络的训练过程 | 第19-22页 |
| 2.2.3 BP神经网络优化设计 | 第22-23页 |
| 2.3 FPGA开发简介 | 第23-26页 |
| 2.3.1 FPGA可重构技术 | 第24页 |
| 2.3.2 流水线技术在神经网络中的应用 | 第24-25页 |
| 2.3.3 FPGA开发流程 | 第25-26页 |
| 2.4 本章总结 | 第26-27页 |
| 3.BP神经网络FPGA实现的关键技术 | 第27-51页 |
| 3.1 神经网络的激活函数设计 | 第27-33页 |
| 3.1.1 激活函数硬件实现的基本方法 | 第28-29页 |
| 3.1.2 分段拟合法逼近激活函数 | 第29-30页 |
| 3.1.3 最佳等距分段线性逼近法 | 第30-33页 |
| 3.2 定点位数设计的误差分析 | 第33-38页 |
| 3.2.1 定点数的表示方法 | 第34页 |
| 3.2.2 基于定点数BPNN误差分析 | 第34-38页 |
| 3.3 脉动阵列结构在神经网络中的应用 | 第38-42页 |
| 3.3.1 脉动阵列运算原理 | 第38-40页 |
| 3.3.2 脉动阵列乘累加应用 | 第40-42页 |
| 3.4 基于CSD编码的快速加法器设计 | 第42-48页 |
| 3.4.1 可重载系数的CSD编码乘法器的设计与实现 | 第44页 |
| 3.4.2 CSD编码乘法器可重载结构设计 | 第44-48页 |
| 3.5 本章总结 | 第48-51页 |
| 4.BP神经网络的脉动阵列整体架构设计 | 第51-63页 |
| 4.1 神经计算单元 | 第51-54页 |
| 4.2 用于BPNN的 PSHA运算系统 | 第54-59页 |
| 4.3 BP神经网络FPGA实现及性能测试 | 第59-61页 |
| 4.4 本章总结 | 第61-63页 |
| 5.基于BP神经网络的PID控制器设计 | 第63-69页 |
| 5.1 PID控制器的应用 | 第63页 |
| 5.2 基于BP神经网络PID设计 | 第63-67页 |
| 5.3 本章总结 | 第67-69页 |
| 6 总结与展望 | 第69-71页 |
| 6.1 全文工作总结 | 第69-70页 |
| 6.2 展望 | 第70-71页 |
| 参考文献 | 第71-75页 |
| 攻读硕士期间发表的论文及所取得的研究成果 | 第75-77页 |
| 致谢 | 第77-78页 |