| 摘要 | 第1-7页 |
| ABSTRACT | 第7-11页 |
| 第1章 绪论 | 第11-17页 |
| ·课题背景与来源 | 第11-12页 |
| ·集成电路设计方法 | 第12-13页 |
| ·全定制VLSI设计及流程 | 第13-14页 |
| ·论文的主要工作 | 第14-15页 |
| ·主要创新点 | 第15页 |
| ·论文的组织结构 | 第15-17页 |
| 第2章 高速缓冲存储器(CACHE) | 第17-36页 |
| ·存储层次 | 第17-19页 |
| ·局部性原理 | 第17页 |
| ·存储层次 | 第17-19页 |
| ·CACHE的基本结构 | 第19-25页 |
| ·Cache的地址映象方式 | 第20-23页 |
| ·查找方法 | 第23-25页 |
| ·读写策略 | 第25-27页 |
| ·读操作 | 第25页 |
| ·写操作 | 第25-27页 |
| ·替换策略 | 第27-28页 |
| ·CACHE与其他模块相关性 | 第28-31页 |
| ·CACHE在流水线中的工作 | 第31-35页 |
| ·流水线定义 | 第31-32页 |
| ·五段流水线 | 第32-35页 |
| ·本章小结 | 第35-36页 |
| 第3章 多核处理器高速缓存的研究 | 第36-58页 |
| ·SMP结构 | 第36-41页 |
| ·SMP分类 | 第36-37页 |
| ·解决SMP存储一致性的方案 | 第37-41页 |
| ·SCMP结构 | 第41-55页 |
| ·POWER4-IBM模型 | 第42-44页 |
| ·Hydra-Stanford模型 | 第44-48页 |
| ·SMPDCA模型 | 第48-53页 |
| ·三种模型的比较 | 第53-55页 |
| ·64位四核处理器缓存系统的设计方案 | 第55-57页 |
| ·本章总结 | 第57-58页 |
| 第4章 数据高速缓存的全定制设计及实现 | 第58-83页 |
| ·概述 | 第58-59页 |
| ·端口定义 | 第59-60页 |
| ·与CORE(内核)的接口信号: | 第59-60页 |
| ·与BIU(总线接口单元)的接口信号 | 第60页 |
| ·数据缓存的操作流程 | 第60-62页 |
| ·读数据操作 | 第61页 |
| ·写数据操作 | 第61-62页 |
| ·cache_Index_writeback_Invalidate操作: | 第62页 |
| ·Dcache_Hit_writeback_Invalidate操作: | 第62页 |
| ·DCACHE的组织 | 第62-63页 |
| ·DCACHE的电路设计 | 第63-68页 |
| ·64位数据、地址传输 | 第64-65页 |
| ·标志地址传输、比较模块 | 第65-67页 |
| ·虚拟地址传输部分 | 第67-68页 |
| ·电路仿真 | 第68-69页 |
| ·版图设计 | 第69-77页 |
| ·数据通道部分的版图设计 | 第71-72页 |
| ·Data Sram和Tag Sram的版图设计 | 第72-77页 |
| ·版图验证 | 第77-81页 |
| ·设计规则检查(DRC) | 第78-79页 |
| ·电气规则检查(ERC) | 第79-80页 |
| ·版图与电路的一致性检查(LVS) | 第80-81页 |
| ·版图参数提取及后仿真 | 第81-82页 |
| ·本章小结 | 第82-83页 |
| 第5章 总结与展望 | 第83-85页 |
| ·结论与经验 | 第83-84页 |
| ·建议与展望 | 第84-85页 |
| 致谢 | 第85-86页 |
| 参考文献 | 第86-88页 |
| 个人简历 在读期间发表的学术论文与研究成果 | 第88页 |