基于流水线模数转换器的子ADC的研究与设计
| 致谢 | 第1-6页 |
| 中文摘要 | 第6-7页 |
| ABSTRACT | 第7-10页 |
| 1 引言 | 第10-13页 |
| ·研究背景及意义 | 第10页 |
| ·国内外研究现状和发展趋势 | 第10-12页 |
| ·论文的主要内容 | 第12-13页 |
| 2 A/D转换器概述 | 第13-26页 |
| ·A/D转换器的工作原理 | 第13页 |
| ·ADC主要参数指标 | 第13-17页 |
| ·静态特性 | 第14-16页 |
| ·动态特性 | 第16-17页 |
| ·典型ADC介绍 | 第17-23页 |
| ·全并行(Flash)ADC | 第18-19页 |
| ·逐次逼近(SAR)ADC | 第19-20页 |
| ·过采样(Over Sampled)ADC | 第20-21页 |
| ·两步式(Two-step)ADC | 第21-22页 |
| ·流水线型(Pipeline)ADC | 第22-23页 |
| ·数字校正技术 | 第23-26页 |
| ·单级流水线传输特性 | 第23-24页 |
| ·冗余位数字校正技术 | 第24-26页 |
| 3 子ADC的电路研究 | 第26-38页 |
| ·ADC系统对子ADC的限制 | 第26-27页 |
| ·子ADC失调对系统的影响 | 第26页 |
| ·ADC系统指标对比较器的限制 | 第26-27页 |
| ·比较器电路的研究 | 第27-36页 |
| ·比较器的特性 | 第27-29页 |
| ·比较器的主要结构 | 第29-36页 |
| ·参考电阻串 | 第36-38页 |
| 4 1.5bit sub-ADC的研究设计 | 第38-52页 |
| ·Sub-ADC相关电路模块设计 | 第38-47页 |
| ·CMOS开关 | 第38-39页 |
| ·非交叠时钟 | 第39-41页 |
| ·动态锁存比较器 | 第41-45页 |
| ·1.5bit sub-ADC | 第45-47页 |
| ·版图设计 | 第47-52页 |
| ·混合信号版图设计 | 第47-49页 |
| ·1.5bit sub-ADC的版图实现 | 第49-52页 |
| 5 结论 | 第52-53页 |
| 参考文献 | 第53-55页 |
| 作者简历 | 第55-57页 |
| 学位论文数据集 | 第57页 |
