10G网络数据转发设备的FPGA设计与实现
摘要 | 第5-6页 |
ABSTRACT | 第6页 |
缩略词表 | 第14-16页 |
第一章 绪论 | 第16-21页 |
1.1 研究背景 | 第16-17页 |
1.2 研究问题的提出 | 第17-18页 |
1.3 研究现状 | 第18-19页 |
1.4 论文的主要工作 | 第19-21页 |
1.4.1 研究内容与意义 | 第19-20页 |
1.4.2 本文结构 | 第20-21页 |
第二章 协议分析及具体技术介绍 | 第21-37页 |
2.1 万兆以太网 | 第21-23页 |
2.2 PCI Express总线协议介绍 | 第23-32页 |
2.2.1 PCIe总线的优越性 | 第24-27页 |
2.2.2 PCI Express的层次结构 | 第27-28页 |
2.2.3 PCI Express总线事务层简介 | 第28-31页 |
2.2.3.1 事务层报文 | 第29-30页 |
2.2.3.2 PCI Express总线事务 | 第30-31页 |
2.2.4 PCI Express的链路训练 | 第31-32页 |
2.3 DMA技术简介 | 第32-36页 |
2.3.1 DMA效率的影响因素 | 第33页 |
2.3.2 高性能DMA传输方案 | 第33-36页 |
2.4 本章小结 | 第36-37页 |
第三章 数据转发设备的总体架构 | 第37-43页 |
3.1 数据中心网络的拓扑 | 第37-38页 |
3.2 数据转发设备的设计方案 | 第38-42页 |
3.2.1 总体设计方案 | 第38-39页 |
3.2.2 数据转发设备硬件设计框架 | 第39-42页 |
3.3 开发环境及设计工具 | 第42页 |
3.4 本章小结 | 第42-43页 |
第四章 数据转发设备硬件部分的设计与实现 | 第43-73页 |
4.1 接收与发送方向的数据处理流程 | 第43-52页 |
4.1.1 接收方向的数据处理流程 | 第43-46页 |
4.1.2 发送方向的数据处理流程 | 第46-52页 |
4.2 MAC层的设计与实现 | 第52-63页 |
4.2.1 数据接收模块的设计与实现 | 第52-55页 |
4.2.2 包头提取模块的设计与实现 | 第55-59页 |
4.2.3 查表结果执行模块的设计与实现 | 第59-62页 |
4.2.4 数据发送模块的设计与实现 | 第62-63页 |
4.2.5 数据缓存模块的设计与实现 | 第63页 |
4.3 DMA控制器的设计与实现 | 第63-72页 |
4.3.1 接收以及发送接.模块的设计与实现 | 第64-66页 |
4.3.2 写内存模块的设计与实现 | 第66-69页 |
4.3.3 读内存模块的设计与实现 | 第69-71页 |
4.3.4 寄存器管理模块的设计与实现 | 第71-72页 |
4.4 本章小结 | 第72-73页 |
第五章 仿真与测试 | 第73-97页 |
5.1 功能仿真 | 第73-88页 |
5.1.1 MAC层的仿真 | 第73-78页 |
5.1.1.1 数据接收模块的仿真 | 第74页 |
5.1.1.2 包头提取模块的仿真 | 第74-75页 |
5.1.1.3 查表结果执行模块的仿真 | 第75-78页 |
5.1.1.4 数据发送模块的仿真 | 第78页 |
5.1.2 DMA控制器的仿真 | 第78-88页 |
5.1.2.1 仿真平台简介 | 第79-80页 |
5.1.2.2 链路训练过程 | 第80页 |
5.1.2.3 写内存的仿真 | 第80-84页 |
5.1.2.4 读内存的仿真 | 第84-87页 |
5.1.2.5 寄存器管理模块的仿真 | 第87-88页 |
5.2 下板测试 | 第88-96页 |
5.2.1 FPGA资源占用及时序情况 | 第88-90页 |
5.2.1.1 FPGA资源占用 | 第88-89页 |
5.2.1.2 时序情况 | 第89-90页 |
5.2.2 性能测试 | 第90-96页 |
5.2.2.1 延迟测试 | 第90-92页 |
5.2.2.2 传输速率测试及对比 | 第92-96页 |
5.3 本章小结 | 第96-97页 |
第六章 总结与展望 | 第97-98页 |
6.1 论文总结 | 第97页 |
6.2 工作展望 | 第97-98页 |
致谢 | 第98-99页 |
参考文献 | 第99-102页 |
攻读硕士学位期间的研究成果 | 第102-103页 |