适用于纳米级可编程逻辑器件的BRAM设计与研究
| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第1章 绪论 | 第8-14页 |
| 1.1 课题研究背景意义及来源 | 第8-9页 |
| 1.2 FPGA的体系结构 | 第9-11页 |
| 1.2.1 可编程逻辑模块CLB | 第9-10页 |
| 1.2.2 可编程输入输出模块IOB | 第10页 |
| 1.2.3 可编程互连线模块PI | 第10-11页 |
| 1.3 国内外研究现状 | 第11-13页 |
| 1.3.1 FPGA研究现状 | 第11-12页 |
| 1.3.2 BRAM研究现状 | 第12-13页 |
| 1.4 本文的主要研究内容 | 第13-14页 |
| 第2章 FPGA中 18K容量BRAM电路设计 | 第14-33页 |
| 2.1 SRAM存储单元电路设计 | 第14-15页 |
| 2.2 灵敏放大器电路设计 | 第15页 |
| 2.3 译码电路设计 | 第15-25页 |
| 2.3.1 行译码电路 | 第15-17页 |
| 2.3.2 列译码电路 | 第17-20页 |
| 2.3.3 位宽选择电路 | 第20页 |
| 2.3.4 数据输入电路 | 第20-21页 |
| 2.3.5 数据输出电路 | 第21-25页 |
| 2.4 读写控制逻辑电路设计 | 第25-29页 |
| 2.5 初始化/回读控制电路设计 | 第29-30页 |
| 2.6 配置电路设计 | 第30-31页 |
| 2.7 18K容量RAM阵列结构设计 | 第31-32页 |
| 2.8 本章小结 | 第32-33页 |
| 第3章 BRAM功能研究与设计 | 第33-46页 |
| 3.1 BRAM中集成的FIFO控制逻辑 | 第33-40页 |
| 3.1.1 使用FIFO的BRAM架构图 | 第33-34页 |
| 3.1.2 FIFO控制逻辑的工作模式 | 第34-35页 |
| 3.1.3 BRAM配置成同步FIFO | 第35页 |
| 3.1.4 BRAM配置成异步FIFO | 第35-36页 |
| 3.1.5 FIFO控制逻辑时序图分析 | 第36-40页 |
| 3.2 BRAM中集成的ECC控制逻辑 | 第40-45页 |
| 3.2.1 使用ECC的BRAM架构图 | 第40-41页 |
| 3.2.2 使用ECC的BRAM和FIFO库原型 | 第41-42页 |
| 3.2.3 ECC控制逻辑工作模式总览 | 第42页 |
| 3.2.4 ECC控制逻辑的工作模式 | 第42-45页 |
| 3.3 本章小结 | 第45-46页 |
| 第4章 BRAM设计实现与功能验证 | 第46-58页 |
| 4.1 BRAM内部结构与设计实现 | 第46-50页 |
| 4.2 BRAM整体功能逻辑验证 | 第50-57页 |
| 4.2.1 功能逻辑验证 1 | 第50-51页 |
| 4.2.2 功能逻辑验证 2 | 第51-53页 |
| 4.2.3 功能逻辑验证 3 | 第53-55页 |
| 4.2.4 功能逻辑验证 4 | 第55-57页 |
| 4.3 本章小结 | 第57-58页 |
| 结论 | 第58-59页 |
| 参考文献 | 第59-63页 |
| 致谢 | 第63页 |
