摘要 | 第5-7页 |
ABSTRACT | 第7-8页 |
目录 | 第9-12页 |
第一章 绪论 | 第12-16页 |
1.1 概述 | 第12-14页 |
1.1.1 MIL-STD-1553 | 第12-13页 |
1.1.2 ARINC-429 | 第13页 |
1.1.3 ARINC-629 | 第13页 |
1.1.4 ARINC-664 | 第13-14页 |
1.2 本文工作和论文结构 | 第14-15页 |
1.2.1 本文的主要工作 | 第14页 |
1.2.2 本文组织结构 | 第14-15页 |
1.3 本章小结 | 第15-16页 |
第二章 AFDX网络 | 第16-24页 |
2.1 概述 | 第16-17页 |
2.2 AFDX网络的基本概念 | 第17-23页 |
2.2.1 端系统(ES) | 第17页 |
2.2.2 虚连接(VL) | 第17-18页 |
2.2.3 冗余(Redundancy) | 第18-19页 |
2.2.4 帧的过滤 | 第19页 |
2.2.5 帧的流量警管 | 第19-21页 |
2.2.6 AFDX帧格式 | 第21页 |
2.2.7 AFDX网络拓扑结构 | 第21-23页 |
2.3 AFDX网络特点 | 第23页 |
2.4 本章小结 | 第23-24页 |
第三章 AFDX交换机的设计 | 第24-28页 |
3.1 概述 | 第24页 |
3.2 AFDX交换机的功能要求 | 第24-25页 |
3.3 交换机基本结构 | 第25-26页 |
3.4 交换机的硬件结构 | 第26-27页 |
3.5 本章小结 | 第27-28页 |
第四章 AFDX交换芯片的设计 | 第28-44页 |
4.1 交换芯片的整体设计 | 第28-31页 |
4.2 缓存管理单元的设计 | 第31-35页 |
4.2.1 缓存管理单元的功能概述 | 第31页 |
4.2.2 接收端口与发送端口仲裁 | 第31页 |
4.2.3 总线调度模块 | 第31-32页 |
4.2.4 空闲缓存管理 | 第32-35页 |
4.3 描述符管理模块的设计 | 第35-39页 |
4.3.1 描述符管理模块的功能概述 | 第35页 |
4.3.2 描述符管理模块的结构及设计流程图 | 第35-36页 |
4.3.3 描述符管理 | 第36-38页 |
4.3.4 控存管理 | 第38页 |
4.3.5 描述符的数据结构 | 第38-39页 |
4.4 VL配置表模块的设计 | 第39-40页 |
4.4.1 VL配置表模块的功能概述 | 第39页 |
4.4.2 配置表的结构 | 第39-40页 |
4.5 信息收集模块的设计 | 第40-42页 |
4.5.1 信息收集模块概述 | 第40-41页 |
4.5.2 MIB帧格式的设计 | 第41-42页 |
4.6 本章小结 | 第42-44页 |
第五章 队列调度算法的设计 | 第44-50页 |
5.1 概述 | 第44页 |
5.2 常见的调度算法 | 第44-47页 |
5.2.1 轮询调度(RR) | 第44-45页 |
5.2.2 严格优先级调度(SP) | 第45页 |
5.2.3 加权轮询调度(WRR) | 第45-46页 |
5.2.4 加权公平排队(WFQ) | 第46-47页 |
5.2.5 各调度算法的比较 | 第47页 |
5.3 低时延优先的加权差额轮询调度算法(LLP-WDRR) | 第47-49页 |
5.3.1 LLP-WDRR的工作原理 | 第47-48页 |
5.3.2 LLP-WDRR的实现 | 第48-49页 |
5.4 本章小结 | 第49-50页 |
第六章 AFDX交换芯片的功能验证及全文总结 | 第50-55页 |
6.1 概述 | 第50页 |
6.2 基于System-Verilog的软仿真验证平台 | 第50-52页 |
6.2.1 满带宽情况下的延迟指标 | 第51页 |
6.2.2 LLP-WDRR调度算法的验证 | 第51-52页 |
6.3 基于FPGA的原型验证 | 第52-54页 |
6.4 全文总结 | 第54-55页 |
6.4.1 主要工作和创新点 | 第54页 |
6.4.2 后续研究工作 | 第54-55页 |
参考文献 | 第55-58页 |
附录1 | 第58-61页 |
致谢 | 第61-62页 |
攻读硕士学位期间已发表或录用的论文 | 第62页 |