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基于共享缓存的AFDX交换芯片设计

摘要第5-7页
ABSTRACT第7-8页
目录第9-12页
第一章 绪论第12-16页
    1.1 概述第12-14页
        1.1.1 MIL-STD-1553第12-13页
        1.1.2 ARINC-429第13页
        1.1.3 ARINC-629第13页
        1.1.4 ARINC-664第13-14页
    1.2 本文工作和论文结构第14-15页
        1.2.1 本文的主要工作第14页
        1.2.2 本文组织结构第14-15页
    1.3 本章小结第15-16页
第二章 AFDX网络第16-24页
    2.1 概述第16-17页
    2.2 AFDX网络的基本概念第17-23页
        2.2.1 端系统(ES)第17页
        2.2.2 虚连接(VL)第17-18页
        2.2.3 冗余(Redundancy)第18-19页
        2.2.4 帧的过滤第19页
        2.2.5 帧的流量警管第19-21页
        2.2.6 AFDX帧格式第21页
        2.2.7 AFDX网络拓扑结构第21-23页
    2.3 AFDX网络特点第23页
    2.4 本章小结第23-24页
第三章 AFDX交换机的设计第24-28页
    3.1 概述第24页
    3.2 AFDX交换机的功能要求第24-25页
    3.3 交换机基本结构第25-26页
    3.4 交换机的硬件结构第26-27页
    3.5 本章小结第27-28页
第四章 AFDX交换芯片的设计第28-44页
    4.1 交换芯片的整体设计第28-31页
    4.2 缓存管理单元的设计第31-35页
        4.2.1 缓存管理单元的功能概述第31页
        4.2.2 接收端口与发送端口仲裁第31页
        4.2.3 总线调度模块第31-32页
        4.2.4 空闲缓存管理第32-35页
    4.3 描述符管理模块的设计第35-39页
        4.3.1 描述符管理模块的功能概述第35页
        4.3.2 描述符管理模块的结构及设计流程图第35-36页
        4.3.3 描述符管理第36-38页
        4.3.4 控存管理第38页
        4.3.5 描述符的数据结构第38-39页
    4.4 VL配置表模块的设计第39-40页
        4.4.1 VL配置表模块的功能概述第39页
        4.4.2 配置表的结构第39-40页
    4.5 信息收集模块的设计第40-42页
        4.5.1 信息收集模块概述第40-41页
        4.5.2 MIB帧格式的设计第41-42页
    4.6 本章小结第42-44页
第五章 队列调度算法的设计第44-50页
    5.1 概述第44页
    5.2 常见的调度算法第44-47页
        5.2.1 轮询调度(RR)第44-45页
        5.2.2 严格优先级调度(SP)第45页
        5.2.3 加权轮询调度(WRR)第45-46页
        5.2.4 加权公平排队(WFQ)第46-47页
        5.2.5 各调度算法的比较第47页
    5.3 低时延优先的加权差额轮询调度算法(LLP-WDRR)第47-49页
        5.3.1 LLP-WDRR的工作原理第47-48页
        5.3.2 LLP-WDRR的实现第48-49页
    5.4 本章小结第49-50页
第六章 AFDX交换芯片的功能验证及全文总结第50-55页
    6.1 概述第50页
    6.2 基于System-Verilog的软仿真验证平台第50-52页
        6.2.1 满带宽情况下的延迟指标第51页
        6.2.2 LLP-WDRR调度算法的验证第51-52页
    6.3 基于FPGA的原型验证第52-54页
    6.4 全文总结第54-55页
        6.4.1 主要工作和创新点第54页
        6.4.2 后续研究工作第54-55页
参考文献第55-58页
附录1第58-61页
致谢第61-62页
攻读硕士学位期间已发表或录用的论文第62页

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